JPS6132534A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6132534A JPS6132534A JP15481084A JP15481084A JPS6132534A JP S6132534 A JPS6132534 A JP S6132534A JP 15481084 A JP15481084 A JP 15481084A JP 15481084 A JP15481084 A JP 15481084A JP S6132534 A JPS6132534 A JP S6132534A
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- JP
- Japan
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- bonding pads
- bonding
- conductor
- case
- semiconductor memory
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- Pending
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07231—Techniques
- H10W72/07236—Soldering or alloying
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- H10W72/50—Bond wires
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
氷見明社、電子計算機などの記憶回路を構成する構成要
素として用いられる半導体記憶装置に関する〇 口、従来の技術 従来の半導体記憶装置のボンディング法では。
素として用いられる半導体記憶装置に関する〇 口、従来の技術 従来の半導体記憶装置のボンディング法では。
半導体チップ上の１ｉ１４１＞合うボンディングパッド
は、ケース内のｌＩ）合う導体部分にボンディングされ
てい丸。第２図偵）には、従来の方法によってボンディ
ングを行なった半導体記憶装置の一部を示す◎図中、ｌ
ｉｔ；ｔ、半導体チ、プ、２はケース、Ｂｌ 、Ｂ２゜
Ｂ３．Ｂ４はボンディングパッド、３，３．・・・・・
・鉱リード線、Ｌｌ、Ｌ２．ＩＪ３．Ｌ４はケース内の
導体部分を表わしている０第２図（ａ）で杜、半導体チ
ップ１１上の隣シ合リボンディングパッドはすべてケー
ス内の隣シ合う導体部分にリード線によって電気的に接
続されているが、このボンディング方法では、半導体チ
ップ上にボンディングパッドを一列に配置することはで
きないので、半導体チップのコーナ一部のボンディング
パッドＢ１をバッドの列か “らずらせてチップの内
側へ配置しなければならないＯ しかるに、上述のようにボンディングパッドを内側へ配
置すると、ボンディングパッドに囲まれた利用できない
領域が半導体チップ上に生じてしまう。第２図（ａ、）
では、半導体チップのコーナ部分がその領域でるる。こ
の領域は第２図（ｂ）の様に、チップ２１の上のボンデ
ィングパッドＢ２をコーナ一部分へ配置すればなくすこ
とができる。
は、ケース内のｌＩ）合う導体部分にボンディングされ
てい丸。第２図偵）には、従来の方法によってボンディ
ングを行なった半導体記憶装置の一部を示す◎図中、ｌ
ｉｔ；ｔ、半導体チ、プ、２はケース、Ｂｌ 、Ｂ２゜
Ｂ３．Ｂ４はボンディングパッド、３，３．・・・・・
・鉱リード線、Ｌｌ、Ｌ２．ＩＪ３．Ｌ４はケース内の
導体部分を表わしている０第２図（ａ）で杜、半導体チ
ップ１１上の隣シ合リボンディングパッドはすべてケー
ス内の隣シ合う導体部分にリード線によって電気的に接
続されているが、このボンディング方法では、半導体チ
ップ上にボンディングパッドを一列に配置することはで
きないので、半導体チップのコーナ一部のボンディング
パッドＢ１をバッドの列か “らずらせてチップの内
側へ配置しなければならないＯ しかるに、上述のようにボンディングパッドを内側へ配
置すると、ボンディングパッドに囲まれた利用できない
領域が半導体チップ上に生じてしまう。第２図（ａ、）
では、半導体チップのコーナ部分がその領域でるる。こ
の領域は第２図（ｂ）の様に、チップ２１の上のボンデ
ィングパッドＢ２をコーナ一部分へ配置すればなくすこ
とができる。
しかるに、この場合に於いても、ボンディングパッドＢ
２とＢ３の間の領域は、殆んど有効に利用することがで
きない。これは、ボンディングパ、ドの近傍は、ボンデ
ィングの際、傷つけられる可能性があるため、ボンディ
ングの歩留シを下げないためには、ボンディングパッド
近傍には、内部素子等を配置しないことが要求されるか
らである。
２とＢ３の間の領域は、殆んど有効に利用することがで
きない。これは、ボンディングパ、ドの近傍は、ボンデ
ィングの際、傷つけられる可能性があるため、ボンディ
ングの歩留シを下げないためには、ボンディングパッド
近傍には、内部素子等を配置しないことが要求されるか
らである。
ハ６発明が解決しようとする問題点
以上述べてきた様に、ボ〜ディＡｙドに囲まれた領域を
作ることは、何ら利用できない領域を作ることに等しく
、このことは、半導体記憶装置の集積化の妨げとなシ問
題１である。
作ることは、何ら利用できない領域を作ることに等しく
、このことは、半導体記憶装置の集積化の妨げとなシ問
題１である。
二０問題点を解決するための技術手段
上記問題点に対し、ボンディングパッドを一列にならべ
れ汀よいのであるが、この場合にはボンディングができ
なくなることになる＠したがって、本発明では、半導体
チップの表面にほは一列に蓮んで配置したボンディング
パッドのうち、半導体チップ上のおる特定の隣シ合９２
つのボンディングパッドにリード線によってそれぞれ電
気的に接続きれているケース内の２つの導体部分が隣９
合わないようにボンディング全行なっている。
れ汀よいのであるが、この場合にはボンディングができ
なくなることになる＠したがって、本発明では、半導体
チップの表面にほは一列に蓮んで配置したボンディング
パッドのうち、半導体チップ上のおる特定の隣シ合９２
つのボンディングパッドにリード線によってそれぞれ電
気的に接続きれているケース内の２つの導体部分が隣９
合わないようにボンディング全行なっている。
ホ、実施例
つぎに本発明を実施例によシ説明する。
第１図は１本発明の一実施例の部分平面図である。同図
において、１は半導体チップ、２はケース、Ｐｉ、Ｐ２
．Ｐ３．Ｐ４はボンディングパッド、３゜３、・・・・
・・はリード線、Ｌｌ、Ｌ２．Ｌ３．Ｌ４はケース内の
導体部分を表わしている＠なお、第１図において、隣シ
合う特定のボンディングパッドＰ２（第１のボンディン
グパッドとする）とＰ３（８２のボンディングパッドと
する）の組に対しリード線３でそれぞれ接続されたケー
ス２の導体部分Ｌｌ（第１の導体部分とする）とＬ３（
第２の導体部分とする）は、第２図の従来例と異なシ、
必ずしも隣９合わずに、間に、ボンディングパッドＰ１
に接続された導体部分Ｌ２（第３の導体部分とす ・
る）をはさんで離れている。このようにすることにより
、ボンディング不可能な、ボンディングパ、ドが一列に
並んだ半導体チップでも容易にボンディングすることが
できる。なお、本実施例では、−列に並んだボンディン
グパッドは、すべてボンディングされているが、ボンデ
ィングパッドの間にボンディングされないパッドなどが
配置されていても、本発明は実施できる＠ へ８発明の効果 このように、本発明は、半導体チップ上の隣シ合９２つ
のボンディングパッドと、上記ボンディングパッドにリ
ード線によって電気的に接続されているケース内の２つ
の導体部分とを有する半導体記憶装置に於いて、前記２
つの導体部分が隣シ合わないようにボンディングを行な
うことによシ、従来のボンディング方法ではボンディン
グできない、パッドが一列に並んだ半導体チップにも容
易にボンディングを行なうことができる。
において、１は半導体チップ、２はケース、Ｐｉ、Ｐ２
．Ｐ３．Ｐ４はボンディングパッド、３゜３、・・・・
・・はリード線、Ｌｌ、Ｌ２．Ｌ３．Ｌ４はケース内の
導体部分を表わしている＠なお、第１図において、隣シ
合う特定のボンディングパッドＰ２（第１のボンディン
グパッドとする）とＰ３（８２のボンディングパッドと
する）の組に対しリード線３でそれぞれ接続されたケー
ス２の導体部分Ｌｌ（第１の導体部分とする）とＬ３（
第２の導体部分とする）は、第２図の従来例と異なシ、
必ずしも隣９合わずに、間に、ボンディングパッドＰ１
に接続された導体部分Ｌ２（第３の導体部分とす ・
る）をはさんで離れている。このようにすることにより
、ボンディング不可能な、ボンディングパ、ドが一列に
並んだ半導体チップでも容易にボンディングすることが
できる。なお、本実施例では、−列に並んだボンディン
グパッドは、すべてボンディングされているが、ボンデ
ィングパッドの間にボンディングされないパッドなどが
配置されていても、本発明は実施できる＠ へ８発明の効果 このように、本発明は、半導体チップ上の隣シ合９２つ
のボンディングパッドと、上記ボンディングパッドにリ
ード線によって電気的に接続されているケース内の２つ
の導体部分とを有する半導体記憶装置に於いて、前記２
つの導体部分が隣シ合わないようにボンディングを行な
うことによシ、従来のボンディング方法ではボンディン
グできない、パッドが一列に並んだ半導体チップにも容
易にボンディングを行なうことができる。
第１図は本発明の一実施例の部分平面図、第２図（ａ）
、 （ｂ）はそれぞれ従来の半導体記憶装置の一例お
よび他の一例の平面図である。 １’、１１，２１・・・・・・半導体チップ、２・・・
・・・ケース、３・・・・・・リード線、Ｐ１〜Ｐ４．
Ｂｌ〜Ｂ４・旧・・ボンディングパッド、Ｌｌ〜Ｌ４・
・・・・・ケースの導体部分。 ＋ヘーＩ−
、 （ｂ）はそれぞれ従来の半導体記憶装置の一例お
よび他の一例の平面図である。 １’、１１，２１・・・・・・半導体チップ、２・・・
・・・ケース、３・・・・・・リード線、Ｐ１〜Ｐ４．
Ｂｌ〜Ｂ４・旧・・ボンディングパッド、Ｌｌ〜Ｌ４・
・・・・・ケースの導体部分。 ＋ヘーＩ−
Claims (1)
- 表面にほぼ一列にボンディングパッドが配置された半
導体チップと、このチップが収納され、かつ、前記ボン
ディングパッドのそれぞれとリード線により接続された
複数の導体部を有するケースとを備えた半導体記憶装置
において、前記ボンディングパッドのうちある特定の隣
り合う第１と第２のボンディングパッドの組のそれぞれ
と接続された前記ケースの第１の導体部と第２の導体部
との間には、少くとも一つ以上の第３の導体部が介在さ
れていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15481084A JPS6132534A (ja) | 1984-07-25 | 1984-07-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15481084A JPS6132534A (ja) | 1984-07-25 | 1984-07-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132534A true JPS6132534A (ja) | 1986-02-15 |
Family
ID=15592371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15481084A Pending JPS6132534A (ja) | 1984-07-25 | 1984-07-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132534A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473514A (en) * | 1990-12-20 | 1995-12-05 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
-
1984
- 1984-07-25 JP JP15481084A patent/JPS6132534A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473514A (en) * | 1990-12-20 | 1995-12-05 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
| US5613295A (en) * | 1990-12-20 | 1997-03-25 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board and method for manufacturing same |
| US5646830A (en) * | 1990-12-20 | 1997-07-08 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
| US5715147A (en) * | 1990-12-20 | 1998-02-03 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
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