JPS6345865A - 浮遊ゲ−ト型ｍｏｓ半導体装置 - Google Patents
浮遊ゲ−ト型ｍｏｓ半導体装置Info
- Publication number
- JPS6345865A JPS6345865A JP19080786A JP19080786A JPS6345865A JP S6345865 A JPS6345865 A JP S6345865A JP 19080786 A JP19080786 A JP 19080786A JP 19080786 A JP19080786 A JP 19080786A JP S6345865 A JPS6345865 A JP S6345865A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- control gate
- floating gate
- oxide film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 14
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 14
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052785 arsenic Inorganic materials 0.000 abstract description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 3
- 238000000992 sputter etching Methods 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 16
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は浮遊ゲート型ＭＯ３半導体装置に関する。
従来、この種の浮遊ゲート型ＭＯＳ半導体装置は第４図
に示すようにＰ型半導体基板１上にゲート酸化膜２と多
結晶シリコンからなる制御ゲート電極３とシリコン酸化
膜４および多結晶シリコンからなる浮遊ゲート電極５が
順次積層された構造となっている。
に示すようにＰ型半導体基板１上にゲート酸化膜２と多
結晶シリコンからなる制御ゲート電極３とシリコン酸化
膜４および多結晶シリコンからなる浮遊ゲート電極５が
順次積層された構造となっている。
次にこの従来の浮遊ゲート型ＭＯ３半導体装置の製造方
法を第５図（ａ）〜（ｄ）を用いて説明する。
法を第５図（ａ）〜（ｄ）を用いて説明する。
まず、第５図（ａ）に示すようにＰ型シリコン基板１上
にゲート酸化膜２を形成し、次にこのゲート酸化膜２上
に第１の多結晶シリコン層３Ａを堆積する。続いて、第
１の多結晶シリコン層３Ａ全面を酸化し、シリコン酸化
膜４を形成する。続いてこのシリコン酸化膜４上に第２
の多結晶シリコン層５Ａを堆積させる。次にこの第２の
多結晶シリコン層５Ａ上に、通常のホトリソグラフィー
技術を用いて、所望の７オトレジストからなるマスク９
を形成する。
にゲート酸化膜２を形成し、次にこのゲート酸化膜２上
に第１の多結晶シリコン層３Ａを堆積する。続いて、第
１の多結晶シリコン層３Ａ全面を酸化し、シリコン酸化
膜４を形成する。続いてこのシリコン酸化膜４上に第２
の多結晶シリコン層５Ａを堆積させる。次にこの第２の
多結晶シリコン層５Ａ上に、通常のホトリソグラフィー
技術を用いて、所望の７オトレジストからなるマスク９
を形成する。
次に第５図（ｂ）に示すように、マスク９を用いてドラ
イエツチング法により第２の多結晶シリコン層５Ａ、シ
リコン酸化ＷＡ４．及び第１の多結晶シリコン層３Ａを
順次エツチングし多結晶シリコンからなる浮遊ゲート電
極５及び制御ゲート電極３をセルファラインに形成する
。
イエツチング法により第２の多結晶シリコン層５Ａ、シ
リコン酸化ＷＡ４．及び第１の多結晶シリコン層３Ａを
順次エツチングし多結晶シリコンからなる浮遊ゲート電
極５及び制御ゲート電極３をセルファラインに形成する
。
次に第５図（Ｃ）に示すように、マスク９を除去した後
、全面を高温の酸素雰囲気中で酸化し、制御ゲート電極
３及び浮遊ゲート電極５を覆うようにシリコン酸化膜４
Ａを成長させる。
、全面を高温の酸素雰囲気中で酸化し、制御ゲート電極
３及び浮遊ゲート電極５を覆うようにシリコン酸化膜４
Ａを成長させる。
次に第５図（ｄ）に示すように、ＭＯＳトランジスタの
ソースおよびドレインを形成するために、Ａｓイオンを
７０ｋｅＶでｌＸｌ０１５ｃｍ−２のドーズ量イオン注
入し、Ｎ＋型型数散層７形成する。以後は通常のＭＯＳ
トランジスタの製造方法に従い第４図に示した浮遊ゲー
ト型ＭＯ３半導体装置を完成させる。
ソースおよびドレインを形成するために、Ａｓイオンを
７０ｋｅＶでｌＸｌ０１５ｃｍ−２のドーズ量イオン注
入し、Ｎ＋型型数散層７形成する。以後は通常のＭＯＳ
トランジスタの製造方法に従い第４図に示した浮遊ゲー
ト型ＭＯ３半導体装置を完成させる。
上述したように従来の浮遊ゲート型ＭＯ３半導体装置を
製造するには、シリコン酸化膜および２つの多結晶シリ
コン層を順次エツチングするため、エツチングは高い加
工精度が要求される。しかし現状のエツチング技術では
アンダーカットしやすく、しかもドライエツチング法を
用いる場合は反応ガスを変える必要がある為加工性が悪
く、工程が複雑になるという問題点がある。さらに通常
のＭＯ３半導体装置に比べ、浮遊ゲート型ＭＯ８半導体
装置は段差が大きいため、眉間膜の平坦化が困難であり
、その表面に形成される金属配線に断線が生じ信頼性が
低下するという問題点もある。
製造するには、シリコン酸化膜および２つの多結晶シリ
コン層を順次エツチングするため、エツチングは高い加
工精度が要求される。しかし現状のエツチング技術では
アンダーカットしやすく、しかもドライエツチング法を
用いる場合は反応ガスを変える必要がある為加工性が悪
く、工程が複雑になるという問題点がある。さらに通常
のＭＯ３半導体装置に比べ、浮遊ゲート型ＭＯ８半導体
装置は段差が大きいため、眉間膜の平坦化が困難であり
、その表面に形成される金属配線に断線が生じ信頼性が
低下するという問題点もある。
本発明の目的は、浮遊ゲート電極及び制御ゲート電極の
加工性が良く、かつ眉間膜の平坦化が容易で信頼性の高
い浮遊ゲート型ＭＯ３半導体装置を提供することにある
。
加工性が良く、かつ眉間膜の平坦化が容易で信頼性の高
い浮遊ゲート型ＭＯ３半導体装置を提供することにある
。
本発明の浮遊ゲート型ＭＯ３半導体装置は、−導電型半
導体基板上に形成されたゲート絶縁膜と、このゲート絶
縁膜上に形成された制御ゲート電極と、この制御ゲート
電極表面に形成された絶縁膜と、前記絶縁膜を介し前記
制御ゲート電極の側面に形成された浮遊ゲート電極とを
含んで構成される。
導体基板上に形成されたゲート絶縁膜と、このゲート絶
縁膜上に形成された制御ゲート電極と、この制御ゲート
電極表面に形成された絶縁膜と、前記絶縁膜を介し前記
制御ゲート電極の側面に形成された浮遊ゲート電極とを
含んで構成される。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１の実施例の断面図である。
第１図において、Ｐ型シリコン基板１の表面にはゲート
酸化膜２を介して多結晶シリコンからなる制御ゲート電
極３が形成されている。そして、この制御ゲート電極３
を覆うように形成されたシリコン酸化膜４を介して、制
御ゲート電極３の側面に、多結晶シリコンからなる浮遊
ゲート電極５が形成されている。尚、第１図において６
は眉間膜としてのリンケイ酸ガラス膜、７はソース・ド
レインを構成するＮ＋型型数散層８はアルミニウム配線
である。
酸化膜２を介して多結晶シリコンからなる制御ゲート電
極３が形成されている。そして、この制御ゲート電極３
を覆うように形成されたシリコン酸化膜４を介して、制
御ゲート電極３の側面に、多結晶シリコンからなる浮遊
ゲート電極５が形成されている。尚、第１図において６
は眉間膜としてのリンケイ酸ガラス膜、７はソース・ド
レインを構成するＮ＋型型数散層８はアルミニウム配線
である。
このように構成された本第１の実施例においては、制御
ゲート電極３の側面にシリコン酸化膜４を介して浮遊ゲ
ート電極５が形成される為に、制御ゲート電極３と浮遊
ゲート電極５とは加工性良く容易に形成できる。しかも
従来のように浮遊ゲート電極５部における段差は大きく
ならない為に、この上面に形成される配線の断線発生は
ほとんどなくなる。
ゲート電極３の側面にシリコン酸化膜４を介して浮遊ゲ
ート電極５が形成される為に、制御ゲート電極３と浮遊
ゲート電極５とは加工性良く容易に形成できる。しかも
従来のように浮遊ゲート電極５部における段差は大きく
ならない為に、この上面に形成される配線の断線発生は
ほとんどなくなる。
次に、本発明の第１の実施例の製造方法について図面を
参照して説明する。
参照して説明する。
第３図（ａ）〜（ｅ）は本発明の第１の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
まず第３図（ａ）に示すように、面指数（１００）、不
純物濃度ｌＸｌ０”Ｃ１１−３のＰ型シリコン基板１上
に、高温の酸素雰囲気中で厚さ約３００人の酸化シリコ
ンからなるゲート酸化膜２を成長させる。続いて制御ゲ
ート電極３となる厚さ約４０００人の第１の多結晶シリ
コン膜を通常の気相成長法で形成する。この多結晶シリ
コン膜は気相からのリンの熱拡散によってＮ型に変換さ
れる。続いてこの第１の多結晶シリコン膜をパターニン
グし、制御ゲート電極３を形成する。
純物濃度ｌＸｌ０”Ｃ１１−３のＰ型シリコン基板１上
に、高温の酸素雰囲気中で厚さ約３００人の酸化シリコ
ンからなるゲート酸化膜２を成長させる。続いて制御ゲ
ート電極３となる厚さ約４０００人の第１の多結晶シリ
コン膜を通常の気相成長法で形成する。この多結晶シリ
コン膜は気相からのリンの熱拡散によってＮ型に変換さ
れる。続いてこの第１の多結晶シリコン膜をパターニン
グし、制御ゲート電極３を形成する。
次に第３図（ｂ）に示すように、高温酸素雰囲気中で酸
化し、制御ゲート電極３の表面にシリコン酸化膜４を成
長させる。
化し、制御ゲート電極３の表面にシリコン酸化膜４を成
長させる。
次に第３図（Ｃ）に示すように、気相成長法により全面
に第２の多結晶シリコンを厚さ約３５００人堆積させる
。この多結晶シリコン中にはリンを導入してもしなくて
もよい。
に第２の多結晶シリコンを厚さ約３５００人堆積させる
。この多結晶シリコン中にはリンを導入してもしなくて
もよい。
次に第３１ｆｆｉ（ｄ）に示すように異方性のイオンエ
ツチング法により全面をエツチングする。このエツチン
グにより制御ゲート電極３の側面には多結晶シリコンか
らなる浮遊ゲート電極５が残された状態で形成され、他
の部分はシリコン酸化膜４の表面が露出する。
ツチング法により全面をエツチングする。このエツチン
グにより制御ゲート電極３の側面には多結晶シリコンか
らなる浮遊ゲート電極５が残された状態で形成され、他
の部分はシリコン酸化膜４の表面が露出する。
次に第３図（ｅ）に示すように、高温酸素雰囲気中で全
面にシリコン酸化膜を成長させた後、イオン注入法によ
りヒ素を導入し、ソース・ドレインとなるＮ＋型型数散
層７形成する。
面にシリコン酸化膜を成長させた後、イオン注入法によ
りヒ素を導入し、ソース・ドレインとなるＮ＋型型数散
層７形成する。
以下、通常のＭＯＳ型半導体装置の製造方法に従い、全
面をリフロー性の良いリンケイ酸ガラス膜で平坦化し、
通常のパターニング技術により制御ゲート電極３上およ
びＮ＋型型数散層７上コンタクト孔を形成し、続いてア
ルミニウムを１．０μ堆積させた後、バターニングし、
アルミニウム配線を形成することにより第１図に示した
浮遊ゲート型ＭＯ３半導体装置を完成させる。
面をリフロー性の良いリンケイ酸ガラス膜で平坦化し、
通常のパターニング技術により制御ゲート電極３上およ
びＮ＋型型数散層７上コンタクト孔を形成し、続いてア
ルミニウムを１．０μ堆積させた後、バターニングし、
アルミニウム配線を形成することにより第１図に示した
浮遊ゲート型ＭＯ３半導体装置を完成させる。
第２図は本発明の第２の実施例の断面図であり、第１図
と異なる所は、浮遊ゲート電極５が制御ゲート電極３の
一方の側面のみに形成されていることである。この第２
の実施例の製造は、第３図（ｄ）で形成した浮遊ゲート
電極５の一方をホトリソグラフィ技術により除去すれば
よい。
と異なる所は、浮遊ゲート電極５が制御ゲート電極３の
一方の側面のみに形成されていることである。この第２
の実施例の製造は、第３図（ｄ）で形成した浮遊ゲート
電極５の一方をホトリソグラフィ技術により除去すれば
よい。
このように構成された本箱２の実施例においては、ＭＯ
３半導体装置の電流供給能力βを高めることができる。
３半導体装置の電流供給能力βを高めることができる。
すなわち、第１図に示した第１の実施例において、制御
ゲート電極３及び一方のＮ＋＋散層７からなるドレイン
に同一電圧（例えば３Ｖ）を印加しチャネルを形成した
場合、他方のＮ１拡散層７からなるソースに隣接し、浮
遊ゲート電極５下のＰ型シリコン基板１の領域には、不
純物としてのヒ素が導入されていないため、抵抗領域と
して働く。この為にＭＯ３半導体装置の電流供給能力β
は低下する。これに対して第２図に示した第２の実施例
では、ソース側の浮遊ゲート電極５が形成されていない
為、上述した抵抗領域は形成されることはなく、それだ
け電流供給能力βは向上したものとなる。
ゲート電極３及び一方のＮ＋＋散層７からなるドレイン
に同一電圧（例えば３Ｖ）を印加しチャネルを形成した
場合、他方のＮ１拡散層７からなるソースに隣接し、浮
遊ゲート電極５下のＰ型シリコン基板１の領域には、不
純物としてのヒ素が導入されていないため、抵抗領域と
して働く。この為にＭＯ３半導体装置の電流供給能力β
は低下する。これに対して第２図に示した第２の実施例
では、ソース側の浮遊ゲート電極５が形成されていない
為、上述した抵抗領域は形成されることはなく、それだ
け電流供給能力βは向上したものとなる。
以上説明したように本発明は、制御ゲート電極の側面に
絶縁膜を介して浮遊ゲート電極を形成することにより、
制御ゲート電極及び浮遊ゲート電極を加工性良く形成で
きると共に、層間膜の平坦化が容易になるという効果が
ある。このため、層間膜上の配線に断線発生のない信頼
性の高い浮遊ゲートＭＯ３半導体装置が得られる。
絶縁膜を介して浮遊ゲート電極を形成することにより、
制御ゲート電極及び浮遊ゲート電極を加工性良く形成で
きると共に、層間膜の平坦化が容易になるという効果が
ある。このため、層間膜上の配線に断線発生のない信頼
性の高い浮遊ゲートＭＯ３半導体装置が得られる。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図（ａ）〜（ｅ）は本
発明の第１の実施例の製造方法を説明する為の工程順に
示した半導体チップの断面図、第４図は従来の浮遊ゲー
ト型ＭＯＳ半導体装置の断面図、第５図（ａ）〜（ｄ）
は従来の浮遊ゲート型ＭＯ３半導体装置の一例の製造方
法を説明する為の工程順に示した半導体チップの断面図
である。 １・・・Ｐ型シリコン基板、２・・・ゲート酸化膜、３
・・・制御ゲート電極、４，４Ａ・・・シリコン酸化膜
、５・・・浮遊ゲート電極、６・・・リンケイ酸ガラス
膜、手 Ｉｒ！ｇＪ ＄２ｙｌ ＄ ３ 回
明の第２の実施例の断面図、第３図（ａ）〜（ｅ）は本
発明の第１の実施例の製造方法を説明する為の工程順に
示した半導体チップの断面図、第４図は従来の浮遊ゲー
ト型ＭＯＳ半導体装置の断面図、第５図（ａ）〜（ｄ）
は従来の浮遊ゲート型ＭＯ３半導体装置の一例の製造方
法を説明する為の工程順に示した半導体チップの断面図
である。 １・・・Ｐ型シリコン基板、２・・・ゲート酸化膜、３
・・・制御ゲート電極、４，４Ａ・・・シリコン酸化膜
、５・・・浮遊ゲート電極、６・・・リンケイ酸ガラス
膜、手 Ｉｒ！ｇＪ ＄２ｙｌ ＄ ３ 回
Claims (1)
- 一導電型半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された制御ゲート電極と、前
記制御ゲート電極を覆うように形成された絶縁膜と、前
記絶縁膜を介し前記制御ゲート電極の側面に形成された
浮遊ゲート電極とを含むことを特徴とする浮遊ゲート型
ＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19080786A JPS6345865A (ja) | 1986-08-13 | 1986-08-13 | 浮遊ゲ−ト型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19080786A JPS6345865A (ja) | 1986-08-13 | 1986-08-13 | 浮遊ゲ−ト型ｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6345865A true JPS6345865A (ja) | 1988-02-26 |
Family
ID=16264073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19080786A Pending JPS6345865A (ja) | 1986-08-13 | 1986-08-13 | 浮遊ゲ−ト型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6345865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231041A (en) * | 1988-06-28 | 1993-07-27 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of an electrically programmable non-volatile memory device having the floating gate extending over the control gate |
| US5338952A (en) * | 1991-06-07 | 1994-08-16 | Sharp Kabushiki Kaisha | Non-volatile memory |
-
1986
- 1986-08-13 JP JP19080786A patent/JPS6345865A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231041A (en) * | 1988-06-28 | 1993-07-27 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of an electrically programmable non-volatile memory device having the floating gate extending over the control gate |
| US5338952A (en) * | 1991-06-07 | 1994-08-16 | Sharp Kabushiki Kaisha | Non-volatile memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63308387A (ja) | 半導体装置の製造方法 | |
| JPS6345865A (ja) | 浮遊ゲ−ト型ｍｏｓ半導体装置 | |
| JPS5922342A (ja) | 半導体装置の製造方法 | |
| JPS6251216A (ja) | 半導体装置の製造方法 | |
| JPS6362382A (ja) | 浮遊ゲ−ト型不揮発性半導体記憶装置およびその製造方法 | |
| JPH0563206A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPS5940571A (ja) | 半導体装置 | |
| JPH02226727A (ja) | Ｌｄｄ型ｍｏｓ半導体装置の製造方法 | |
| JPS61225851A (ja) | 半導体装置及びその製造方法 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| JP2654056B2 (ja) | 半導体装置の製造方法 | |
| JPS6316672A (ja) | 半導体素子の製造方法 | |
| JPH01260857A (ja) | 半導体素子およびその製造方法 | |
| JPS61239671A (ja) | 半導体記憶装置の製造方法 | |
| JPS62206873A (ja) | 半導体装置の製造方法 | |
| JPS60234326A (ja) | 半導体装置の製造方法 | |
| JPS6117144B2 (ja) | ||
| JPS6188543A (ja) | 半導体装置の製造方法 | |
| JPS63143841A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH08316475A (ja) | 半導体装置およびその製造方法 | |
| JPS61129860A (ja) | 半導体装置及びその製造方法 | |
| JPH0831597B2 (ja) | 絶縁ゲート電界効果形半導体装置の製造方法 | |
| JPS59222939A (ja) | 半導体装置 | |
| JPS62133765A (ja) | 半導体装置の製造方法 | |
| JPH0218940A (ja) | 半導体装置の製造方法 |