JPS6132685B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロコンピユータ等のプロセツサ
を用いた演算装置に関するものである。

最近のデイジタル回路技術の進歩によつて、マ
イクロコンピユータ等のプロセツサが小形化さ
れ、かつ安価に入手できるようになり、これに伴
つてマイクロコンピユータ等をアナログ演算装置
に導入しようとする試みがなされている。この場
合、第１図に示すようにプロセツサ２の入力側に
アナログ信号をデイジタル信号に変換するための
アナログデイジタル変換器（以下Ａ／Ｄ変換器と
いう）１を、また、出力側にデイジタル信号をア
ナログ信号に変換するためのデイジタルアナログ
変換器（以下Ｄ／Ａ変換器という）３をそれぞれ
設けるのが一般的である。また、各種の演算パラ
メータは、デイジタル信号出力が直接得られるサ
ムホイールスイツチ１０１，１０２〜１０４をプ
ロセツサ２の入力側に必要数設けるのが普通であ
る。しかしながら、Ａ／Ｄ変換器は回路構成が複
雑で、かつ価格も高価であるために、Ａ／Ｄ変換
器とマイクロコンピユータ等とで演算装置を構成
すると、全体装置も複雑かつ高価となる欠点があ
る。さらに、各サムホイールスイツチからのデイ
ジタル信号を受け入れるためには、プロセツサ２
の入力端においてそれぞれ複数ビツトをあてなけ
ればならず、限られた数の入力端を有効に活用す
るうえから好ましくない。

ここにおいて、本発明は、プロセツサの入力側
にＡ／Ｄ変換器を必要とせず、また、演算パラメ
ータをアナログ的に与えることができ、したがつ
て、全体構成が簡単でかつプロセツサの限られた
数の入力端を有効に活用できる安価な演算装置を
実現しようとするものである。

第２図は本発明の一実施例を示す構成ブロツク
図である。図において、１１，１２，１３，１
４，１５はそれぞれ比較器、２０は各比較器から
の信号を入力とするプロセツサで、例えばマイク
ロコンピユータが使用される。３０はプロセツサ
２０からのデイジタル信号をアナログ信号に変換
し、その出力を各比較器の他方の入力端に共通に
与えるＤ／Ａ変換器、４０はアナログ信号保持手
段で、例えば半導体スイツチ４１、コンデンサ４
２および増幅器４３で構成されたサンプルホール
ド回路が使用されている。なお、このアナログ信
号保持手段は、演算結果をデイジタル信号で得る
場合には必要としない。５０は演算パラメータ設
定回路で、直流電源５１と、この直流電源５１に
それぞれポテンシヨメータを形成するように共通
に接続された複数（ここでは４個）の可変抵抗器
５２，５３，５４，５５とで構成されており、所
定の演算に必要な各種の演算パラメータをここで
アナログ的に設定する。６０はデイジタル信号を
出力する出力端子で、ここではデイジタル指示計
６１が接続されている。

比較器１１は、一方の入力端に演算すべき信号
（被演算信号）e₁が与えられており、この被演算
信号e₁と他方の入力端に与えられているＤ／Ａ変
換器３０からのアナログ信号ｅ_fとを比較し、そ
の比較結果をプロセツサ２０への入力信号として
与えている。以下同じように、比較器１２〜１５
は一方の入力端に与えられている演算パラメータ
設定回路５０からの各パラメータに対応したアナ
ログ信号e₂〜e₅とＤ／Ａ変換器３０からのアナロ
グ信号ｅ_fとを比較し、その比較結果をプロセツ
サ２０への入力信号として与えている。プロセツ
サ２０は、入力ポート２１、例えばリード・ライ
トメモリで構成されたデータメモリ部２２、演算
制御部２３、例えばリード・オンリーメモリで構
成されたプログラムメモリ部２４および出力ポー
ト２５で構成されている。入力ポート２１は比較
器１１〜１５からの信号が与えられ、ここで演算
制御部２３からの信号によつて比較器１１〜１５
の出力信号が順次あるいは選択して読み込まれる
のを待つている。データメモリ部２２は、演算制
御部２３からの信号によつて例えば入力ポート２
１から与えられる信号を一時的に記憶したり、演
算結果を記憶したりする。プログラムメモリ部２
４は、アナログ信号をデイジタル信号に変換する
ための変換手順や周辺回路を制御するための手順
や種々の演算手順さらに演算に必要なデータが予
め記憶されており、その内容が演算制御部２３か
らの信号によつて読み出される。演算制御部２３
は、入力ポート２１に与えられている信号の状態
を読み込みこれをデータメモリ部２２に書き込ん
だり、プログラムメモリ部２４からの演算手順を
解読したり、ここから読み出したデータやデータ
メモリ部２２から読み出した信号を使用してデイ
ジタル演算を行なつたりする。出力ポート２５は
データメモリ部２２あるいは演算制御部２３から
出力されたデイジタル信号が与えられており、演
算制御部２３からの信号によつてＤ／Ａ変換器３
０にデイジタル信号を、あるいは信号保持回路４
０にこの回路を制御するための制御信号を出力す
る。Ｄ／Ａ変換器３０は出力ポート２５から出力
されるデイジタル信号をアナログ信号に変換し、
これを比較器１１〜１５の他方の入力端に共通に
与えるとともに、プロセツサ２０からの出力指令
信号（制御信号）によつてスイツチ４１が導通し
たときアナログ信号保持手段４０に出力する。

このように構成した装置の動作を次に第３図の
タイムチヤートを参照しながら説明する。

第３図イは被演算信号e₁を、第３図ロはプロセ
ツサ２０内の動作を統括するサンプリングクロツ
ク信号をそれぞれ示す。ここで、サンプリングク
ロツク信号の周期ｔは、被演算信号e₁の変化速度
等を考慮して決められる。まず、はじめに、プロ
セツサ２０は、第３図ハに示すように例えばサン
プリングクロツクの立上りで、プログラムメモリ
部２４に記憶されている信号（プログラム）に従
つて比較器１１からの出力信号を読み込み、比較
器１１、プロセツサ２０およびＤ／Ａ変換器３０
で構成されるアナログデイジタル変換ループによ
つて、比較器１１の入力端に与えられている被演
算信号をデイジタル信号に変換する。

アナログ信号をデイジタル信号に変換する方式
には種々あるが、例えば逐次比較方式を例にとつ
て説明すれば、第４図フローチヤートの通りであ
る。すなわち、まずはじめに、演算制御部２３の
一部に形成したＡレジスタの最上桁のビツトに
“１”をセツトさせる（）。これによりＡレジス
タにこのＡレジスタの全容量の50％に相当するデ
イジタル量がセツトされる。次にＡレジスタの内
容をＤ／Ａ変換器３０に出力する（）。これに
よつてＤ／Ａ変換器３０は前記50％に相当するデ
イジタル量をアナログ量に変換し、このアナログ
信号ｅ_fが比較器１１の他方の入力端に加えられ
る。次に比較器１１の出力信号を読み込み、その
信号の状態を判断する（）。ここで、読み込ん
だ信号の状態が“０”、すなわちe₁＜ｅ_fであれ
ば、Ａレジスタの最上桁ビツトに最初にセツトし
ておいた“１”を“０”にリセツトする（）。
また、読み込んだ信号の状態が“１”すなわちe₁
＞ｅ_fであれば、Ａレジスタの最上桁ビツトにセ
ツトしておいた“１”はそのままとする。次にこ
のＡレジスタが全桁終了したか否か判断し
（）、終了していない場合、次の桁、すなわち最
上桁ビツトに対しては２ビツト目（上位桁ビツト
に対して1/2の重みをもつ）に“１”をセツトす
る（）。これによつて、Ａレジスタの内容に全
容量の25％もしくは75％に相当するデイジタル信
号がセツトされたことになる。ここで手順は再び
に戻り、前記と同様に〜の操作がなされ
る。ここでの操作では今度は３ビツト目に
“１”がセツトされる。このようにして、前記
〜の操作がＡレジスタの全桁終了するまで、す
なわち、Ａレジスタの最小桁ビツトに“１”また
は“０”がセツトされるまで続けられる。そし
て、全桁が終了すると、手順は終了し、Ａレジス
タに残されている内容が入力アナログ信号e₁をデ
イジタル信号に変換した値となる。

このようにして変換されたデイジタル信号は、
例えばデータメモリ部２２の一部にE₁として書
き込まれる。次にプロセツサ２０は、比較器１２
からの出力信号を読み込み、今度は比較器１２、
プロセツサ２０およびＤ／Ａ変換器３０で構成さ
れるアナログデイジタル変換ループによつて、比
較器１２の入力端にアナログ信号で与えられてい
る演算パラメータe₂と前記と同様の手順によりデ
イジタル信号に変換し、これが例えばデータメモ
リ部２２の一部にE₂として書き込まれる。以
下、同じようにして、プロセツサ２０は、比較器
１３，１４，１５の入力端にアナログ信号で与え
られている演算パラメータe₃，e₄，e₅をデイジタ
ル信号に変換し、これらはそれぞれデータメモリ
部２２の一部にそれぞれE₃，E₄，E₅として書き
込まれる。

第５図は上記のようにして書き込まれたデータ
メモリ部２２内のデータ格納の概念図である。

次にプロセツサ２０は、第３図ニに示すように
プログラムメモリ部２４に記憶されているプログ
ラムに従つて、データメモリ部２２に記憶されて
いる各データやあるいはプログラムメモリ部に記
憶されているデータを使用して、所定の演算、例
えば加減乗除演算や、開平演算等所望の演算が施
される。どのような演算を行なうかはプログラム
メモリ部２４に予め記憶されているプログラムの
内容による。所定の演算が終了すると、この演算
結果は第３図ホに示すように出力ポート２５を介
してデイジタル出力端子６０に出力され、表示器
６１により演算結果が表示される。また必要あれ
ばＤ／Ａ変換器３０に出力され、ここでアナログ
信号に変換される。そして次に第３図ヘに示すよ
うに出力指令信号をサンプル・ホールドスイツチ
４１に出力することによつて、Ｄ／Ａ変換器３０
からのアナログ信号は、スイツチ４１を介してア
ナログ信号保持手段４０に印加され、出力端子４
５から第３図トに示すようなアナログ信号の演算
結果を連続して得ることができる。なお、このと
き、Ｄ／Ａ変換器３０からのアナログ信号は、各
比較器１１〜１５の他方の入力端にも印加される
が、比較器１１〜１５の出力信号がプロセツサ２
０に読み込まれていないのでなんら関係しない。
以後、サンプリングクロツク信号の周期を単位と
して上記の動作が繰返して行なわれ、出力端子６
０あるいは出力端子４５から更新された演算結果
が得られる。

このような構成に係る本発明の装置は、プロセ
ツサが被演算信号、アナログ信号として与えられ
る各種の演算パラメータのＡ／Ｄ変換、所定の演
算、Ｄ／Ａ変換器への出力および必要に応じてア
ナログ信号保持手段への制御信号（出力指令信
号）出力等を時分割コントロールする点に特徴が
あるもので、プロセツサの入力側に高価なＡ／Ｄ
変換器を設ける必要がなく、全体構成を簡単にか
つ安価にできるものである。また、各種の演算パ
ラメータは、いずれも比較器を介してプロセツサ
の入力側に印加されるもので、各比較器からの出
力信号を受け入れるためには、プロセツサ２にお
いて各１個の入力端をあてればよい。したがつ
て、プロセツサの限られた数の入力端を有効に活
用できる。換言すれば、プロセツサに数多くの演
算パラメータを与えることができ、複雑な演算を
行なわせることができる。また、各種の演算パラ
メータを可変抵抗器等でアナログ的に設定できる
ので、操作性が良好であり、そのうえ、電源の停
電時等に対しても演算パラメータはそのまま保持
されるという特長がある。更に、演算パラメータ
設定回路を、直流電源にそれぞれポテンシヨメー
タを形成するように共通に接続された複数の可変
抵抗器で構成したことから、各ポテンシヨメータ
から得られる演算パラメータを示す各アナログ信
号のレベルを、直流電源の大きさの範囲でいずれ
も入力アナログ信号のレベルと同程度に設定する
ことができ、従つて、Ａ／Ｄ変換のための各回路
を各入力信号に対して共用できる。また、演算パ
ラメータ設定回路を電源を共通とするコモンアー
スの回路構成にできるので、この設定回路を容易
に構成できる。

第６図および第７図は本発明の他の実施例を示
す構成ブロツク図である。

第６図の実施例は、被演算信号e₁、演算パラメ
ータ設定回路５０からの各種演算パラメータ信号
e₂〜e₅を切換えるマルチプレクサ１０を比較器１
１の入力側に設け、ここで選択されたアナログ信
号を比較器１１の一方の入力端に加えるようにす
るとともに、このマルチプレクサ１０をプロセツ
サ２０からの出力制御信号によつて制御するよう
にしたものである。また、プロセツサ２０の入力
側に、例えば演算制御部からの指令順序や演算手
順を適宜変更するための割込み信号もしくは、プ
ログラムによる割出しを行なうためのデイジタル
信号等を加える端子１６を設けたものである。こ
のように構成した装置によれば、マルチプレクサ
１０が必要である代りに比較器が１個でよいとい
う特長があり、演算パラメータが多数ある場合に
より効果的である。また端子１６に例えば割込信
号を与え、これによつてプロセツサ２０内におけ
る演算手順や信号処理順序等を適宜変更させるこ
とができる。

第７図の実施例は、プロセツサ２０の出力側に
Ｄ／Ａ変換器の一種であるデイジタル信号パルス
幅信号変換器３０を設け、デイジタル信号をパル
ス幅信号に変換するようにし、これを例えばフオ
トカツプラのようなアイソレーシヨン手段３１お
よび平滑回路３２を介して比較器１１〜１３の他
方の入力端に共通に印加するようにしたものであ
る。また、各比較器１１〜１３の出力は、アイソ
レーシヨン手段３３〜３５を介してプロセツサ２
０に与えるとともに、デイジタル信号パルス幅信
号変換器３０の出力をアイソレーシヨン手段３６
を介してアナログ信号保持手段４０に与えるよう
にしたものである。また、プロセツサ２０からの
デイジタル出力をアイソレーシヨン手段３７を介
してデイジタル機器６２に出力するようにしたも
のである。また、ここでは２種の被演算信号e₁，
e₂を入力とするもので、これらは比較器１１，１
２の一方の入力端に印加させ、演算パラメータ設
定回路５０からの信号e₃〜e₆はマルチプレクサ１
０で選択して比較器１３の一方の入力端に印加さ
せるようにしたものである。なお、マルチプレク
サ１０はプロセツサ２０からの出力制御信号が、
アイソレーシヨン手段３８を介して与えられ、こ
れによつて制御されている。このような実施例装
置によれば、入力側と出力側とを容易に絶縁でき
る特長がある。また、２種の被演算信号e₁，e₂を
互いに関連させたような演算を行なわせることが
できる。なお、この実施例において被演算信号
e₁，e₂をマルチプレクサ１０に印加させ、ここで
選択するようにしてもよいし、マルチプレクサ１
０をなくし、各信号をそれぞれ比較器を介してプ
ロセツサ２０に印加させるようにしてもよい。ま
た被演算信号の数は２以上でもよい。

本発明に係る装置において、演算すべき信号の
１つをプロセスからの測定信号とするとともに、
演算パラメータ設定回路５０を設定値（目標
値）、比例帯、積分時定数、微分時定数のいずれ
かをアナログ的に設定できるように構成すれば、
調節計としての作用をもたせることが可能であ
る。

以上説明したように、本発明によれば、構成が
簡単でかつ、各種の演算パラメータをアナログ的
に設定でき、しかも各パラメータ値が停電等によ
つて消失することのない演算装置が実現できる。

【図面の簡単な説明】

第１図は従来のプロセツサを用いた演算装置の
ブロツク図、第２図は本発明の一実施例を示す構
成ブロツク図、第３図は第２図装置の動作を説明
するためのタイムチヤート、第４図はプロセツサ
がアナログ信号をデイジタル信号に変換する場合
の変換手段の一例を示すフローチヤート、第５図
はプロセツサ内のデータメモリ部に書き込まれた
データ格納の概念図、第６図および第７図は本発
明の他の実施例を示す構成ブロツク図である。 １１〜１５……比較器、２０……プロセツサ、
２１……入力ポート、２２……データメモリ部、
２３……演算制御部、２４……プログラムメモリ
部、２５……出力ポート、３０……Ｄ／Ａ変換
器、４０……アナログ信号保持手段、５０……演
算パラメータ設定回路、６０……デイジタル信号
出力端子、１０……マルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 １ プロセツサ、このプロセツサから出力される
   デイジタル信号をアナログ信号に変換するデイジ
   タルアナログ変換器、直流電源とこの直流電源に
   それぞれ共通に接続された２以上の可変抵抗器と
   で構成され２以上の演算パラメータをアナログ的
   に設定する演算パラメータ設定回路、演算すべき
   入力アナログ信号と前記演算パラメータ設定回路
   の各可変抵抗器から得られる演算パラメータを示
   す複数のアナログ直流電圧信号及び前記デイジタ
   ルアナログ変換器の出力信号とを入力しこれらの
   信号を前記プロセツサに読み込ませるための比較
   器を含む信号読み込み回路を具備し、 前記プロセツサは、サンプリング周期ごとに前
   記比較器、当該プロセツサ、前記デイジタルアナ
   ログ変換器を含んで形成されるループによつて前
   記演算すべき入力アナログ信号及び前記各ポテン
   シヨメータから得られる演算パラメータを示す複
   数のアナログ直流電圧信号をそれぞれデイジタル
   信号に変換し、これらの各デイジタル信号を利用
   して所定の演算を行ない、この演算結果を前記デ
   イジタルアナログ変換器を介して出力することを
   繰り返すことを特徴とする演算装置。 ２ デイジタルアナログ変換器として、デイジタ
   ル信号をこれに対応したパルス幅信号に変換する
   デイジタルパルス幅変換器を用いた特許請求の範
   囲第１項記載の演算装置。 ３ 信号読み込み回路を、デイジタルパルス幅変
   換器からのパルス幅信号を入力するアイソレーシ
   ヨン手段と、このアイソレーシヨン手段を介して
   印加される信号と入力アナログ信号及び又は演算
   パラメータ設定回路からのアナログ信号とを比較
   する比較器と、この比較器の出力信号を入力する
   アイソレーシヨン手段とを含んで構成した特許請
   求の範囲第２項記載の演算装置。