JPS613516A - インタ−フエ−ス回路 - Google Patents
インタ−フエ−ス回路Info
- Publication number
- JPS613516A JPS613516A JP12343284A JP12343284A JPS613516A JP S613516 A JPS613516 A JP S613516A JP 12343284 A JP12343284 A JP 12343284A JP 12343284 A JP12343284 A JP 12343284A JP S613516 A JPS613516 A JP S613516A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- operational amplifier
- source
- inverting input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims abstract description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/40—Impedance converters
Landscapes
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電界効果トランジスタを用いたソースフォロワ
ー構成のインター７二゛−ス回路に関し、エース回路に
関するものである。
ー構成のインター７二゛−ス回路に関し、エース回路に
関するものである。
（従来技術）
第２図は、従来のＭＯ８電界効果トランジスタ（以下、
ＭＯＳ ）ランジスタという）を用いたインターフェー
ス回路の構成図である。
ＭＯＳ ）ランジスタという）を用いたインターフェー
ス回路の構成図である。
ＭＯＳ）ランジスタ３のドレインは電源ＶＤＤに接続さ
れ、このＭＯＳ）ランジスタ３と接地との間に負荷抵抗
４を接続し、ＭＯＳトランジスタ３のゲートを信号入力
端子ＩＫ接続し、ソースを信号出力端子２に接続する回
路構成であった。
れ、このＭＯＳ）ランジスタ３と接地との間に負荷抵抗
４を接続し、ＭＯＳトランジスタ３のゲートを信号入力
端子ＩＫ接続し、ソースを信号出力端子２に接続する回
路構成であった。
かかる従来のＭＯ８構成のインターフェース回路におい
ては、ＭＯＳ）ランジスタ３は、ソースフォロワ−とし
て使用し、出力インピーダンスを下げかつ、出力信号電
圧（ＶＯＶＴ）は、入力信号電圧（ＶＩＮ）に比例した
電圧が得られる様になっていた。
ては、ＭＯＳ）ランジスタ３は、ソースフォロワ−とし
て使用し、出力インピーダンスを下げかつ、出力信号電
圧（ＶＯＶＴ）は、入力信号電圧（ＶＩＮ）に比例した
電圧が得られる様になっていた。
Ｖｔｒｏｒ＝ ＶＩＮ −） ａ −−−
…（１）（発明が解決しようとする問題点） 従来のＭＯ８インターフェース回路では、ＭＯＳトラン
ジスタ３をソース７オロワーとして使用している為、実
効スレッシホルト電圧（ＶＴ）はＭＯＳ特有の基板効果
の為、入力電圧の影響を受けてしまい、入力電圧と比例
した出力電圧を得る事ができず、かつＭＯＳ）ランジス
タのオン抵抗が大きく出力インピーダンスが高かった。
…（１）（発明が解決しようとする問題点） 従来のＭＯ８インターフェース回路では、ＭＯＳトラン
ジスタ３をソース７オロワーとして使用している為、実
効スレッシホルト電圧（ＶＴ）はＭＯＳ特有の基板効果
の為、入力電圧の影響を受けてしまい、入力電圧と比例
した出力電圧を得る事ができず、かつＭＯＳ）ランジス
タのオン抵抗が大きく出力インピーダンスが高かった。
すなわち、入力信号電圧ＹＥＮと出力信号電圧Ｖｏｖｔ
との関係式を求める。今、Ｖ〒をスレッシホルト電圧（
Ｖａｓ ＝ Ｑ）ＲＬを負荷抵抗値、Ｖｉａを基板−ソ
ース間電圧、ＹＧｓをゲート−ソース間電圧、ＶｊＮを
入力電圧、ＶＯＵテを出力電圧、ＩＤ１１をドレイン−
ノース間電流とすると、ＭＯＳトランジスタのドレイン
−ノース間電流は、 β ＩＤ５ ＝ Ｔ （Ｖｏｓ −Ｖｒ）
（２）従って β Ｉｎｓ ＝ −（ＶＩＮ−Ｖｏｔｒｒ −ＶＴ −％）
”−（３）ここで Ｉ Ｄａ ＝ Ｖｏｔｒｒ ／ＲＬ
・・・（４） ｊ ＃）式（４）を（３）Ｋ代入
すると Ｖｏｔｒｒ ＝ ＶｘＮ十に−１：Ｌ ｐ −
（６）となり、出力電圧ｖＯＵＴ と入力電圧ＶＩＮ
との関係式が得られる。
との関係式を求める。今、Ｖ〒をスレッシホルト電圧（
Ｖａｓ ＝ Ｑ）ＲＬを負荷抵抗値、Ｖｉａを基板−ソ
ース間電圧、ＹＧｓをゲート−ソース間電圧、ＶｊＮを
入力電圧、ＶＯＵテを出力電圧、ＩＤ１１をドレイン−
ノース間電流とすると、ＭＯＳトランジスタのドレイン
−ノース間電流は、 β ＩＤ５ ＝ Ｔ （Ｖｏｓ −Ｖｒ）
（２）従って β Ｉｎｓ ＝ −（ＶＩＮ−Ｖｏｔｒｒ −ＶＴ −％）
”−（３）ここで Ｉ Ｄａ ＝ Ｖｏｔｒｒ ／ＲＬ
・・・（４） ｊ ＃）式（４）を（３）Ｋ代入
すると Ｖｏｔｒｒ ＝ ＶｘＮ十に−１：Ｌ ｐ −
（６）となり、出力電圧ｖＯＵＴ と入力電圧ＶＩＮ
との関係式が得られる。
従って、彎来の回路では、式（１）の理想と比べ、式（
６）では入力電圧Ｖｘｗが第３項にも入っている為、出
力電圧ＶＯＵＴ と入力電圧Ｖｔｓとは比例していな
い事がわかる。
６）では入力電圧Ｖｘｗが第３項にも入っている為、出
力電圧ＶＯＵＴ と入力電圧Ｖｔｓとは比例していな
い事がわかる。
すなわち、本発明の目的は入力信号電圧と出力信号電圧
とが等しく、出力インピーダンスの低い電界効果トラン
ジスタを用いたインターフェース回路を得ることにある
。
とが等しく、出力インピーダンスの低い電界効果トラン
ジスタを用いたインターフェース回路を得ることにある
。
（問題点を解決するための手段）
本発明によれば、反転入力端子と非反転入力端子とを有
する演算増幅器と、この演算増幅器の非反転入力端子に
接続された信号入力端子と、ドレインが一方の電位源に
接続され、バックゲートが他方の電位源に接続され、ソ
ースが負荷抵抗を介して前述の他方の電位源に接続され
、かつゲートが演算増幅器の出力端子に接続された電界
効果トランジスタと、電界効果トランジスタのソースに
接続された出力端子とを有する電界効果トランジスタを
用いたインターフェース回路を得る。
する演算増幅器と、この演算増幅器の非反転入力端子に
接続された信号入力端子と、ドレインが一方の電位源に
接続され、バックゲートが他方の電位源に接続され、ソ
ースが負荷抵抗を介して前述の他方の電位源に接続され
、かつゲートが演算増幅器の出力端子に接続された電界
効果トランジスタと、電界効果トランジスタのソースに
接続された出力端子とを有する電界効果トランジスタを
用いたインターフェース回路を得る。
（作 用）
本発明の電界効果トランジスタを用いたインク−フェー
ス回路では、電界効果トランジスタをソースフォロワで
用いているので、出力電圧を演算増幅器の反転入力に帰
達する事により、出力インピーダンスを従来例に比べ、
演算増幅器の利得分の１（７）に減少でき、かつ、基板
効果等の影響を受けず入力電圧と等しい出力電圧を得る
事ができる。
ス回路では、電界効果トランジスタをソースフォロワで
用いているので、出力電圧を演算増幅器の反転入力に帰
達する事により、出力インピーダンスを従来例に比べ、
演算増幅器の利得分の１（７）に減少でき、かつ、基板
効果等の影響を受けず入力電圧と等しい出力電圧を得る
事ができる。
（実施例）
次に、図面を参照して、本発明をより詳細に説明する。
第１図は、°本発明の一実施例を示す回路図である。ド
レインを電源ｖＤＤに接続し、バックゲートを接地し、
ソースと接地間に負荷抵抗４を接続したＭＯＳ）ランジ
スタ３のゲートに、演算増幅器５の出力を接続している
。この演算増幅器５の非反転入力（＋）端子には、入力
端子１から入力信号を加え、反転入力←）にＭＯＳ）、
９ンジスタ３のソースを接続している。出力信号はＭＯ
Ｓトランジスタ３のソースと演算増幅器５の反転入力（
ニ）と負荷抵抗４との接続点に接続された出力端子°２
から取り出されている。
レインを電源ｖＤＤに接続し、バックゲートを接地し、
ソースと接地間に負荷抵抗４を接続したＭＯＳ）ランジ
スタ３のゲートに、演算増幅器５の出力を接続している
。この演算増幅器５の非反転入力（＋）端子には、入力
端子１から入力信号を加え、反転入力←）にＭＯＳ）、
９ンジスタ３のソースを接続している。出力信号はＭＯ
Ｓトランジスタ３のソースと演算増幅器５の反転入力（
ニ）と負荷抵抗４との接続点に接続された出力端子°２
から取り出されている。
ＭＯＳ）ランジスタ３のソース電圧、つまり出力電圧を
演算増幅器５０反転入力←）に接続する事によ抄、負帰
還をかけて、演算増幅器５の非反転入力つま抄入力電圧
と同一電圧の出力電圧を得る事ができる。またＭＯＳ）
ランジスタ３はソース７オロワー形弐に接続されている
ので、出力インピーダンスを下げる事ができる。
演算増幅器５０反転入力←）に接続する事によ抄、負帰
還をかけて、演算増幅器５の非反転入力つま抄入力電圧
と同一電圧の出力電圧を得る事ができる。またＭＯＳ）
ランジスタ３はソース７オロワー形弐に接続されている
ので、出力インピーダンスを下げる事ができる。
第１図は本発明の一実施例による回路図で、第２図は従
来例を示す回路図である。 １・・・・・・信号入力端子、２・・・・・・信号出力
端子、３・・・・・・ＭＯＳ）ランジスタ、４・・・・
・・負荷抵抗、５・・・・・・演算増幅器。 磐２ 図 手 ｌ 図
来例を示す回路図である。 １・・・・・・信号入力端子、２・・・・・・信号出力
端子、３・・・・・・ＭＯＳ）ランジスタ、４・・・・
・・負荷抵抗、５・・・・・・演算増幅器。 磐２ 図 手 ｌ 図
Claims (1)
- 非反転入力端子と反転入力端子とを備えた演算増幅器と
、前記演算増幅器の前記非反転入力端子に接続された信
号入力端子と、ドレインを一方の電位源に接続し、その
バックゲートを他方の電位源に接続し、ソースを負荷抵
抗を介して前記他方の電位源に接続し、且つゲートを前
記演算増幅器の出力に接続された電界効果トランジスタ
と、該電界効果トランジスタのソースに接続された出力
端子とを有することを特徴とするインターフェース回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12343284A JPS613516A (ja) | 1984-06-15 | 1984-06-15 | インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12343284A JPS613516A (ja) | 1984-06-15 | 1984-06-15 | インタ−フエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS613516A true JPS613516A (ja) | 1986-01-09 |
Family
ID=14860422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12343284A Pending JPS613516A (ja) | 1984-06-15 | 1984-06-15 | インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613516A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446276B1 (ko) * | 1997-08-13 | 2005-04-20 | 페어차일드코리아반도체 주식회사 | 펄스 신호 발생기 |
-
1984
- 1984-06-15 JP JP12343284A patent/JPS613516A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446276B1 (ko) * | 1997-08-13 | 2005-04-20 | 페어차일드코리아반도체 주식회사 | 펄스 신호 발생기 |
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