JPS6135561B2

JPS6135561B2 -

Info

Publication number: JPS6135561B2
Application number: JP53132070A
Authority: JP
Inventors: Henrii Shubaitsuaa Hooru; Uiriamu Korinzu Toomasu
Original assignee: OPTIMIZER CONTROL CORP
Current assignee: OPTIMIZER CONTROL CORP
Priority date: 1977-10-27
Filing date: 1978-10-26
Publication date: 1986-08-13
Also published as: DE2846877A1; JPS54109587A; US4130863A; DE2846877C2

Description

【発明の詳細な説明】本発明はエネルギを消費する機械またはシステ
ムの動作を最適化するための装置に関するもので
あつて、特に、制御パラメータの設定の増大変化
が対象システムに与える影響を標本化し、その標
本化工程から得られた情報を利用して、システム
動作の最適条件が得られるような設定調節を行な
うためのデイジタル式電子装置に関するものであ
る。

シユワイツア（Schweitzer）ほかに付与され
た米国特許第4026251号にも最適制御システムが
開示されているが、本発明はその最適制御システ
〓〓〓
ムの性能をさらに向上させようとするものであ
る。上記シユワイツアの特許によるシステムにお
いては、持続時間が比較的長くそして繰返し周波
数の低い「震動」パルスを発生させるための電子
発振器が設けられている。この震動パルスはモー
タやソレノイドなど、適当なトランスデユーサに
供給され、そのトランスデユーサの作動によつ
て、機械のシステム制御パラメータに若干の変化
が与えられる。機械の出力端にはセルシグ
（celsig）と呼ばれる電気的パルス発生器が接続
されており、このパルス発生器からは、上記発振
器による震動パルスよりも繰返し周波数の高いパ
ルスが発生する。この高周波パルスは機械の出力
に正比例する周波数で作られる。震動パルスはま
た、タイミング回路網にも供給され、そこで効果
的にセグメント分割される。タイミング回路網の
出力端は一致回路（ANDゲート）を介してアツ
プダウン・カウンタ回路の入力端に接続される。
これら各ANDゲートの他方入力端には、機械の
瞬時出力に比例する繰返し周波数を持つ高周波パ
ルスが供給される。したがつて、震動周期の第１
部分においては、カウンタ回路の計数は高周波パ
ルスの受信個数にしたがつて上昇し、震動周期の
第２等時間部分においては、その既知の第２時限
に受信された高周波パルスの個数にしたがつてカ
ウンタ回路の計数が下降する。計数値がゼロを通
過する場合には、制御パラメータの震動の結果、
システムの出力が増加したことがわかる。一方、
下降計数期間に計数値が正の値に保たれている場
合には、エンジン出力が減少していることがわか
る。このようにカウンタ回路は震動パルスの隣接
周期間にそれぞれ発生した（機械またはシステム
の出力に比例する繰返し周波数を持つ）高周波パ
ルスの代表差を作る働きをする。アツプダウン・
カウンタからの出力は、フリツプフロツプおよび
ゲートを含む論理回路を介して適当なトランスデ
ユーサに送られ、そのトランスデユーサの出力は
機械動作を最適条件にする方向へパラメータ設定
値を増減するために用いられる。

前記シユワイツアの特許においては、カウンタ
１０８の上昇計数期間および下降計数期間を設定
するためにワンシヨツト回路６６，７４のRC遅
延時間が利用されているから、震動発振器５３の
周波数を一定に保つ必要があつた。ワンシヨツト
回路の作動時限はRC時定数の設定にはほとんど
関係なく一定長に固定されるが、その時限の始点
は震動発振器の周波数に依存し、また、時限の終
点は固定RCパラメータの関数となるので、震動
発振器５３の周波数変動は何らかの誤動作の原因
となり得る。また、確実な動作をさせるために
は、ワンシヨツト回路６６，７４のタイミング回
路に精密部品すなわち高価な部品を使用すること
が必要となる。

本発明の構成はアナログ部品、すなわちワンシ
ヨツト回路および関連のRC遅延回路をすべて排
除することによつて上記諸問題を回避しようとす
るものである。すなわち、本発明によれば、シス
テムはクロツク周波数の変動に対して無関係にな
り、システムの精度はクロツク周波数変動に全く
左右されずに一定に維持される。

上記のような精度向上に加えて、本発明システ
ムはまた、各種バイアス値の選択挿入を可能にす
るようにも設計されている。前記シユワイツアの
特許に記述されているように、何らかの理由で最
適設定が不要の場合、例えば最適設定にするため
に何らかの制約や考慮が必要になつて好ましくな
い場合には、バイアス技術を用いて、最適条件か
ら所定量だけ離れた最適近傍設定を行なうことが
可能である。

前記シユワイツアの特許明細書の第３図に示さ
れた回路では、進み周期および遅れ周期は共に、
それぞれ相等しい２つのセグメントに分割され、
バイアスを適用しない場合には各セグメントの中
点で計数動作が逆転されるようになつている。し
かしながら、セグメントが不均等に分割されてい
れば、上昇計数と下降計数は互に異なつた値にな
る。２つのワンシヨツト回路６６，７４のそれぞ
れの作動周期は各ワンシヨツト回路に対応する
RC時定数回路によつて定められるが、バイアス
動作を行なうためにこれらの周期は互に異なる長
さに決められていた。したがつて、震動周期の上
昇計数部、下降計数部のいずれかに優先順位を与
えることが可能であつた。前にも述べた通り、所
望のバイアスを得るためにはアナログ部品が必要
であり、これがシステムの価格上昇と共に動作の
不安定性の要因となつていた。特に注目すべきこ
とは、従来の手法においてはバイアス動作を得る
ために２つのパラメータを調節していたのに対
〓〓〓
し、本発明の手法によれば、ただ１つのパラメー
タの選択によつてバイアス動作が可能であつた。
さらに、回路群が簡略化される点である。

本発明の構成では、バイアス値がデイジタル値
で与えられ、回路からの指令に基づいてカウンタ
に送り込まれるようになつている。バイアス値の
供給源としては固定配線板を使用することが可能
であるが、加速度などの機械パラメータまたはシ
ステム・パラメータの変動に従つてバイアス値が
カウンタに供給されるようなプログラムをあらか
じめ組んでおくことも可能である。このような柔
軟性は、前記シユワイツアの特許による従来のデ
イジタル・システムにない重要な特徴と考えられ
る。

本発明の目的は、従来の機械最適化装置に比べ
て動作の信頼性が高く、用途の柔軟性に富んだ機
械最適化電子装置を提供することである。なお、
本発明の装置はソリツドステート構成のデイジタ
ル装置である。

本発明を具体化する第１の実施例においては、
４個のダウンカウンタが設けられ、これらのダウ
ンカウンタにはそれぞれ異なるデイジタル値が入
力され、また、クロツク発振器によつて下降計数
が行なわれるようになつている。すなわち、第１
のダウンカウンタは所望のバイアス値を表わすデ
イジタル値で設定され、第２のダウンカウンタは
所定の全摂動期間を表わすデイジタル値で設定さ
れ、第３のダウンカウンタは、セルシグ・パルス
の計数禁止期間である所望の遅延時間を表わすデ
イジタル値で設定され、第４のダウンカウンタ
は、所望の1/4震動周期に相当するデイジタル値
で設定されるようになつている。以上４個のダウ
ンカウンタの動作について説明すると、初期状態
でこれらのダウンカウンタに１つの数が与えら
れ、その数に等しい個数のパルスがダウンカウン
タの減数入力端に供給されたときに、そのダウン
カウンタから出力が生じる。なお、減数入力端へ
のパルス供給はクロツク源から行なわれる。上記
技術は、部品数が少なくて済むことからカウンタ
や比較器よりもよく用いられる。したがつて、進
み期間と遅れ期間の時間的関係を調節することに
よつてバイアス動作をタイミング部に含めること
が可能であつて、都合が良い。第１ダウンカウン
タによつて決定される進み期間が長くなると、遅
れ期間は短くなり、結果的に進み方向の成分でオ
フセツトされる。その逆の場合も存在することは
云うまでもない。

制御対象装置の出力に正比例するパルスは上記
４個のダウンカウンタによる制御の基にアツプダ
ウンカウンタに導入される。そして、このアツプ
ダウンカウンタからの出力は決定回路に供給され
る。なお、この決定回路は、システムのパラメー
タ設定に対する進み制御信号、遅れ制御信号のい
ずれがシステム動作を改善し得るか、という情報
を表わす出力を作るための従来のデイジタル論理
素子で構成されている。

本発明の第２実施例では、「単方向性震動」と
呼ばれる方法が採用されている。すなわち、ある
設定値の片側でシステム制御設定を前後に摂動さ
せるのではなく、任意の方向への段階的設定動作
が継続的に最適化装置によつて繰り返され、その
一定方向の設定動作は、システム動作の劣化が最
適化装置によつて検出されるまで継続される。シ
ステム動作の劣化が検出されると、このプロセス
が反転され、パラメータ設定動作は逆方向に向つ
て段階的に進行して最適設定に到達する。装置の
設定を最適値から所望値だけ離れた所に置くため
にバイアス技術の利用が可能なことは、前述の場
合と同様である。

単方向性震動法を採用した構成には、フリツプ
フロツプ、ゲート、カウンタを含むデイジタル装
置が全面的に用いられ、アナログ装置は全く使用
されていない。

本発明に関するその他の目的、特徴、利点につ
いては、付図にしたがつて以下に記述する詳細説
明において明らかにされる。

第１図において参照番号１０で示されているの
はクロツク源で、ここからクロツク・パルスが規
則的に発生する。クロツク源１０の周波数は例え
ば2.5KHzとすることができる。クロツク１０の
出力は、２つの入力端を持つANDゲート１１を
介して第１ダウンカウンタ１２に供給されると共
に、第２ダウンカウンタ１４および第３ダウンカ
ウンタ１６には直接供給され、また、第４ダウン
カウンタには、ANDゲート２０を介して供給さ
れる。ダウンカウンタ１２には、所望のバイアス
値を表わす２進数が回路２２から入力されるよう
になつている。回路２２はプログラム式または可
〓〓〓
変式バイアス値を持つた記憶レジスタで構成する
ことができるが、周知のハードワイア回路で構成
することも可能である。同様に、第２ダウンカウ
ンタ１４には回路２４からの２進数が入力される
ようになつており、回路２４もまた、レジスタあ
るいはハードワイア回路で構成することができ
る。ダウンカウンタ１６，１８はそれぞれ２進回
路２６，２８に接続されている。ダウンカウンタ
１６に入力される数（N₃）は所定の遅延を作り出
すためのものであり、また、回路２８を介してダ
ウンカウンタ１８に入力される数（N₄）は震動周
期の４分の１を表わすデイジタル数である。

ダウンカウンタ１２，１４への入力制御はセツ
ト／リセツト型フリツプフロツプ３０によつて行
なわれる。すなわち、フリツプフロツプ３０のＱ
出力は導線３２，３４を介してダウンカウンタ１
２，１４の各「ロード」入力端に与えられる。そ
して、ダウンカウンタ１２，１４に含まれるゲー
ト（図示されていない）が上記導線からの信号に
よつて作動し、回路２２，２４からの２進数がカ
ウンタ・レジスタ内へ導入される。ダウンカウン
タ１２がゼロカウントに達すると、導線３６に出
力が現われてフリツプフロツプ３０はリセツトさ
れる。その後、フリツプフロツプ３０がダウンカ
ウンタ１４によつてセツトされるまでの期間中
は、ダウンカウンタ１２へのパルス入力はAND
ゲート１１によつて禁止される。同様に、ダウン
カウンタ１４がゼロカウントに達したときには、
導線３８に出力が現われて、フリツプフロツプ３
０がセツトされる。震動周期全体は２進数
（N₂）のゼロカウント到達所要時間によつて画定
され、震動周期の進み部分は２進数（N₁）のゼロ
カウント到達所要時間によつて画定されるから、
震動周期の遅れ部分はその差分（N₂−N₁）によつ
て画定される。フリツプフロツプ３０のＱ出力は
また、「震動制御装置」にも供給される。震動制
御装置は図示されていないが、被制御システムに
含まれるものであつて、入力パラメータ設定の周
期的増大変化を作り出す機能を持つている。

ダウンカウンタ１２，１４からの出力はまた、
OR回路４０にも入力される。したがつて、ダウ
ンカウンタ１２，１４のいずれかがゼロカウント
に達すると、OR回路４０から導線４２へ出力が
出され、この出力は導線４４を介してダウンカウ
ンタ１６の「ロード」入力端に与えられる一方、
導線４６，４８を介してダウンカウンタ１８の
「ロード」入力端にも与えられる。

ダウンカウンタ１６からの出力は導線５０を介
してセツト／リセツト型フリツプフロツプ５２の
リセツト端子に供給される。このフリツプフロツ
プのセツト端子は導線４２を介してORゲート４
０の出力端に接続されいる。ANDゲート２０は
フリツプフロツプ５８のＱ出力によつて作動し、
そのとき、クロツク源１０からのクロツク・パル
スがゲート２０を通つてダウンカウンタ１８の減
数カウント入力端に入るようになつている。

ダウンカウンタ１８がゼロカウントに達する
と、導線５６に出力が現われ、この出力はフリツ
プフロツプ５８のリセツト端子に供給される。そ
して、フリツプフロツプ５８のＱ出力によつて
ANDゲート２０が閉鎖されてダウンカウンタ１
８への入力が停止される。このフリツプフロツプ
５８のセツト端子は導線４２，４６を介してOR
ゲート４０の出力端に接続されている。

以上の回路説明は本装置の基本的なタイミング
回路網に関するものである。次に述べるのは、ダ
ウンカウンタ１２，１４，１６，１８によつて連
続的に設定される各期間中に、セルシグ・パルス
を蓄積するための回路部である。この回路部の主
要部はアツプダウン・カウンタ６０である。カウ
ンタ６０の内容値は、カウンタの「アツプ」端子
６２に信号が入力されると増加し、「ダウン」端
子６４に信号が入力されると減少する。なお、カ
ウンタ内容はそれぞれの端子に対する入力パルス
１個について１カウントの割合いで増減する。カ
ウンタ６０に対する上昇計数用および下降計数用
入力パルスの供給は第1ANDゲート６６および第
2ANDゲート６８によつて制御される。これら
ANDゲート６６，６８の各第１入力端子には、
機械出力に比例する周波数を持つ信号が導体７０
を介して入力される。また、これらANDゲート
の各２入力端子には、フリツプフロツプ５２の
出力が導線７２をを介して入力される。この信号
は、フリツプフロツプ５２がセツト状態のとき低
レベルとなり、フリツプフロツプ５２がリセツト
状態のとき高レベルとなる。

ANDゲート６８の第３入力端には排他的OR回
路７４の出力端が接続されており、この出力端に
〓〓〓
はまた、インバータ７６を介してANDゲート６
６の第３入力端も接続されている。排他的OR回
路７４は２つの入力端を備えている。その第１入
力端は導線７８を介してフリツプフロツプ３０の
Ｑ出力端子に接続され、第２入力端は導線８０を
介してフリツプフロツプ５８のＱ出力端に接続さ
れている。したがつて、排他的OR回路７４の出
力はフリツプフロツプ３０，５８のいずれか一方
だけがセツト状態の場合（両方がセツト状態の場
合を除く）に高レベルとなる。両方のフリツプフ
ロツプが共にセツト状態またはリセツト状態の場
合は、排他的ORゲート７４の出力は低レベルと
なる。

ANDゲート８２が作動していて、アツプダウ
ン・カウンタ６０のリセツト端子にパルスが入力
されれば、このアツプダウン・カウンタはリセツ
トされる。ANDゲート８２は２つの入力端を備
えており、その第１入力端は導体７２，８４を介
してフリツプフロツプ５２の出力端に接続さ
れ、第２入力端は導体８６を介してフリツプフロ
ツプ３０のＱ出力端に接続されている。

アツプダウン・カウンタ６０は、そのカウント
がゼロを越えて増加するときには常に導体８８に
出力パルスを送り出すように設計されている。そ
の出力は導体８８を介してANDゲート９０の第
１入力端に供給される。このANDゲート９０の
第２入力端は導体９２を介してフリツプフロツプ
５８の出力端に接続され、また第３入力端は導
体９４を介してフリツプフロツプ３０の出力端
に接続されている。ANDゲート９０の出力はフ
リツプフロツプ９６のセツト入力端に入力され
る。フリツプフロツプ９６のリセツト入力端は
ANDゲート９８の出力に接続されている。この
ゲー９８は２つの入力端を備えており、その第１
入力端は導体９４に接続され、第２入力端は導体
１００を介してフリツプフロツプ５８のＱ出力端
に接続されている。

フリツプフロツプ９６のＱ出力はANDゲート
１０２の第１入力として供給される。また、この
ANDゲートの第２入力としては、フリツプフロ
ツプ５８のＱ出力が導線１００，１０４，１０６
を介して供給され、さらに、第３入力としてはフ
リツプフロツプ５２の出力が導線１０８を介し
て供給される。導体１０４，１０８はまた、
ANDゲート１１０の第１入力端、第２入力端に
も、それぞれ接続されている。このANDゲート
１１０の第３入力端は導線１１２を介してフリツ
プフロツプ９６の出力端に接続されている。

ANDゲート１０２から導線１１４を介して現
われる出力信号は、エンジン動作を適正化するた
めに機械設定に遅れを与える必要があることをシ
ステムに指示する信号であり、同様に、ANDゲ
ート１１０か導線１１６を介して現われる信号
は、エンジン動作を適正化するために機械設定に
進みを与える必要があることをシステムに指示す
る信号である。このことについては、第１図の実
施例に関する後述の動作説明においてさらに詳し
く記述される。

以上で、第１図の実施例に関連する各種デイジ
タル論理装置の構成および相互接続に関する説明
を終える。次に、本発明装置の動作モードに関す
る説明を行なう。

第１図に示される機械最適化装置は、シユワイ
ツア（Schweitzer）ほかに付与された米国特許
第4026251号に関連する原理で動作する。具体的
にいえば、機械設定に周期的摂動を導入して、出
力動作におけるその対応変化を監視するという震
動原理が採用されている。前記シユワイツアの特
許による装置においては、機械設定を進み方向に
変化させたときに動作が良化する場合には、機械
設定をさらに進めるための信号が発生する。逆
に、進み方向への設定変化によつて動作が悪化す
る場合には、機械設定を遅れ方向に変化させるた
めの信号が発生する。同様に、震動周期の遅れ部
分の期間で動作の良化が認られる場合には、遅れ
方向への設定変更を実行するための信号が最適装
置から出力され、逆に、震動周期の遅れ部分の期
間で動作が悪化する場合には、機械設定を進み方
向へ変化させるための信号が出力されるようにな
つている。一方、本発明システムにおいては、１
つ１つの震動周期の完結時にのみ、「被最適化」
システムに対する制御信号が出力されるような論
理構成が行なわれている。このように、２つの制
御信号を用いる従来手法と違つて、本発明システ
ムではただ１つの制御信号しか用いないので、構
成の単純化が可能になる。

第１図との関連で用いられている「震動」とい
う言葉は、任意のシステム・パラメータ設定の前
〓〓〓
後における周期摂動を意味している。第３図の装
置に関する説明で述られるように、意識的に導入
される摂動は本質的に単方向性のものであろう。
したがつて、機械設定を「進み」方向へ変化させ
たときにその変化に対応して機械動作が良化する
場合には、設定変化はそのまま進められ、そのプ
ロセスは動作が悪化に転ずるまで継続される。動
作が悪化し始めた時点で、機械設定は論理装置の
指令によつて今度は逆方向に変えられ、最適なシ
ステム動作が得られるまで設定調節が行なわれ
る。同様に、本発明においては、システム制御パ
ラメータを調節するための変量を採用することに
よつて、システムの最適動作あるいは準最適動作
がより速く得られるようにされている。これは
「バーニア・チユーニング」に類似した方法と考
えることができよう。

本発明を内燃機に適用する場合、震動させるパ
ラメータとしては、スパーク設定や空気燃料比な
ど適当なエンジン・パラメータを用いることがで
きる。この場合、出力センサ（セルシグ）として
は、可変リラクタンス型磁気ピツクアツプを備え
た出力シヤフトにノツチ付きホイールを接続した
ものを用いることが可能であり、このようにすれ
ば、シヤフト速度に正比例する周波数のパルスが
得られる。また、空気燃料比を変えることによつ
て加熱効率を最適する形式の加熱システムに本発
明を適用する場合には、サーモカツプル式電圧制
御発振器でセルシグを構成して、炉温に比例する
周波数のパルスを発生させることが可能である。
また、監視用、制御用の物理量に対する直接的相
関関係を持つ周波数でデイジタル・パルスを発生
させるための各種構成が実現可能であるから、本
発明は各種機械やシステムに対して容易に適用す
ることができる。

震動パルスは、例えば10サイクル／秒あるいは
それ以下の比較的長い周期で機械設定を交番的に
変化させる。このパルスはまた、震動周期の進み
部分および遅れ部分をそれぞれ２分割する。セル
シグ・パルスは出力に比例するかなり高い周波数
のパルスを発生させる。各震動セグメントで発生
するセルシグ・パルスの個数を計数し、連続セグ
メント間におけるカウントを比較するために相関
器が設けられている。このカウンタ比較によつ
て、２つの震動セグメントにおけるカウントの大
小を表わす情報が得られる。そして、相関器はそ
の結果を論理回路に伝達し、論理回路からは、機
械設定の変更を実行するための制御信号が発生す
る。

もし、何らかの理由で最適設定が不要の場合、
例えば最適設定にするために何らかの制約や考慮
が必要になつて好ましくない場合には、バイアス
技術を用いて、機械設定を最適条件から選択的に
一定量だけ離して最適近傍設定を行なうことが可
能である。本発明の実施例に採用されているこの
バイアス技術は「誤り計数」技術と名付けても良
い。この技術の本質は、偽情報を提供して論理装
置を「だます」ことにある。論理回路は、パルス
密度が後続期間で増加したことを認識することに
よつて、出力動作の良化を判断する。デジタル式
最適化装置のパルス密度は機械出力に比例する。
パルス密度は、連続する等時限におけるパルスが
論理装置によつて計数されたときに決定されるも
のであるから、各時限の長さが等しくないときに
は、カウント数が等しくてもパルス密度が等しい
ことにはならない。非バイアス動作モードにおい
ては、進み期間および遅れ期間はそれぞれ２つの
等セグメントに分割され、周期の中点で計数方向
が反転するようになつている。しかしながら、分
割セグメントが相等しくないときには、上昇カウ
ントと下降カウントは互に異なる。例えば、震動
周期の遅れ時間が進み期間よりも時間的にわずか
に長い場合には、上昇カウントと下降カウントの
差は遅れ側に片寄る。したがつて、機械最適化装
置は遅れ側に片寄つた機械設定を行なうことにな
る。

第１図に示される好適実施例の動作の理解を助
けるために第２図が添付されている。この図は１
震動周期の分割状態をグラフで表わしたものであ
る。この図において、進み期間は遅れ期間より短
くなつており、これはバイアス動作の導入を表わ
している。ダウンカウンタ１２，１４，１６，１
８とフリツプフロツプ、ゲートを含むタイミング
論理装置は１震動周期を４つのセグメント、すな
わち (1) 進み期間上昇計数セグメント (2) 進み期間下降計数セグメント (3) 遅れ期間下降計数セグメント (4) 遅れ期間上昇計数セグメント〓〓〓
に分割する。これらのセグメントにおける到着パ
ルスは論理装置によつて計数される。１つの震動
周期の終了時の正味カウント数が負数の場合、進
み期間において機械が増速されたことにより、機
械のパラメータ設定をさらに進める指令が出され
る。一方、震動周期終了時の正味カウント数が正
数の場合、進み期間において機械が減速されたこ
とになり、機械動作を適正化するためには機械の
パラメータ設定を遅らせる必要がある。

以上のことを背景にして、次に第１図の実施例
に関する動作モードの説明を行なう。

クロツク源１０は所望の周波数、例えば2500パ
ルス／秒で出力パルスを発生させるための自走発
振器である。しかしながら、感度を上げるためあ
るいは震動周波数を変えるために適切なパルス周
波数を設定することは可能である。クロツク源１
０からの出力は、デイジタル・ダウンカウンタ１
４，１６には直接供給され、ダウンカウンタ１８
にはANDゲート２０を介して供給され、ダウン
カウンタ１２にはANDゲート１１を介して供給
される。ダウンカウンタ１２，１４，１６，１８
のそれぞれには初期状態で１つの数が入力され、
カウンタ内容はゼロカウンタに達するまでクロツ
ク・パルスによつて減数される。ゼロカウントに
達すると、カウンタ内容がゼロになつたことを表
わす信号がダウンカウンタから出力される。

各震動周期の始めに、バイアス調節を表わす数
（N₁）が回路２２からダウンカウンタ１２に入力
される。ダウンカウンタ１４には、震動期間全体
を表わす２進数（N₂）が回路２４から入力され
る。フリツプフロツプ３０は進み期間の開始点
（これは遅れ期間の終了点と一致する）において
カウンタ１４の出力によつてセツトされる。クロ
ツク源１０から送られたパルスがN₁個に達した
とき、ダウンカウンタ１２のカウント数がゼロに
なり、そのとき線３６に現われる出力信号によつ
てフリツプフロツプ３０はリセツトされる。これ
によつて、進み期間の開始点が画定される。その
後もクロツク源１０から「新しい」パルスが送り
出されてその「新しい」パルスの個数とN₁の合
計がN₂に等しくなつたとき、ダウンカウンタ１
４から線３８に信号が出力され、その出力信号に
よつてフリツプフロツプ３０がセツトされて、新
たな震動周期が開始される。

進み期間、遅れ期間のいずれかの開始時点にお
いて、ダウンカウンタ１４，１２のいずれかの出
力はOR回路４０を介して、ダウンカウンタ１
６，１８に対する動作信号として供給され、その
結果、これらのダウンカウンタにそれぞれの対応
回路２６，２８からの２進数が導入される。OR
回路４０からの出力はまた、フリツプフロツプ５
２，５８をセツトする働きも持つている。ダウン
カウンタ１６にN₃個のクロツク・パルスが入力
されたとき、このカウンタから導線５０に出力さ
れる信号によつてフリツプフロツプ５２がリセツ
トされる。ダウンカウンタ１６の内容が初期値か
らゼロに減少するまでの所要時間は、システムが
震動周期に応答し得る状態になるまでセルシグ・
パルスの計数開始を遅らせるために利用される。
フリツプフロツプ５８がセツトされると、AND
ゲート２０が作動してクロツク源１０からのクロ
ツク・パルスがダウンカウンタ１８に導入され、
カウンタ内容の減数が開始される。ダウンカウン
タ１８に入力されたクロツク・パルスがN₄個に
達したとき、フリツプフロツプ５８はリセツトさ
れ、その結果、ANDゲート２０が閉鎖されダウ
ンカウンタ１８の動作は停止する。

アツプダウン・カウンタ６０は、ダウンカウン
タ１２，１４，１６，１８およびそれらの関連論
理回路によつて設定される各種時限における機械
出力状態を表わすセルジグ・パルスを計数するた
めの装置である。アツプダウンカウンタ６０への
入力を調べると、震動周期の進み期間とダウンカ
ウンタ１８の出力がフリツプフロツプ３０，５８
の各出力による指定によつて要求されるときに、
アツプダウンカウンタのカウント数が上昇するこ
とがわかる。アツプダウンカウンタ６０は、進み
量がフリツプフロツプ５８の出力に一致したと
きに下降計数を行なう。アツプダウンカウンタ６
０は、遅れがフリツプフロツプ５８のＱ出力に一
致したときには下降計数を続行し、遅れがフリツ
プフロツプ５８の出力に一致したときには上昇
計数を行なう。導体７２を介してフリツプフロツ
プ５２の出力に接続されているANDゲート６
６，６８は共に、フリツプフロツプ５２がセツト
状態にあるときには遮断される。したがつて、ダ
ウンカウンタ１６によつて設定される遅延期間に
おいては、アツプダウンカウンタ６０の内容は変
〓〓〓
化しない。ダウンカウンタ１６によつて設定され
た遅延期間の終了時と、進み期間の開始時に、ア
ツプダウンカウンタ６０はゼロにリセツトされ
る。このリセツト動作は、フリツプフロツプ３０
のＱ出力とフリツプフロツプ５２の出力と接続
されているANDゲート８２によつて行なわれ
る。

アツプダウンカウンタ６０の内容は、機械パラ
メータ設定調節用の制御信号を発生させるために
使われる。この制御信号の発生方法を以下に説明
する。アツプダウンカウンタ６０が遅れ周期の後
半期間にゼロカウントを計数する場合、すなわち
アツプダウンカウンタに正数が蓄積されている場
合には、遅れ補正信号が必要である。一方、アツ
プダウンカウンタが遅れ周期の後半でゼロカウン
トに達しない場合には、進み制御信号が必要であ
る。

第１図において、アツプダウンカウンタ６０が
ゼロカウントを計数するとき、フリツプフロツプ
３０の出力が高レベルであれば、フリツプフロ
ツプ９６はセツトされる。その結果、ANDゲー
ト１０２は導通し、ANDゲート１１０は遮断さ
れる。したがつて、ダウンカウンタ１６によつて
設定される遅延期間中に、フリツプフロツプ５８
のＱ出力が高レベルで、かつフリツプフロツプ５
２のＱ出力も高レベルになると、ANDゲート１
０２から線１１４に遅れ指令が出力される。その
後、遅れ期間における上昇計数部の開始時点で、
フリツプフロツプ９６はリセツトされる。もし、
１震動周期の最終時点になつてもアツプダウンカ
ウンタ６０がゼロカウントに達しなければ、フリ
ツプフロツプ９６はセツトされず、そして適当な
時期にANDゲート１１０から線１１６に進み指
令が出力される。

第１図の装置に関するもう１つの特長は、各動
作周期の開始点で所望バイアス値をアツプダウン
カウンタ６０に直接入力することが可能な点であ
る。すなわち、各周期はクリア状態またはゼロカ
ウント状態から開始されるのではなく、ゼロ以外
の値から計数動作が開始される。このような方法
を用いると、各震動周期の開始時点でアツプダウ
ンカウンタ６０にプリセツトすべきバイアス値
は、セルシグ装置による検出パラメータ以外の機
械パラメータを用いても作成可能である。これは
バイアス値が監視用の別のパラメータ値の関数で
あつて、順応性を持つことを意味している。ここ
で具体的な例として、自動車用エンジンを取り上
げ、スパーク設定を第１パラメータ制御設定、排
気条件を監視用の第２パラメータとして考えてみ
よう。この場合、NO_x量を表わすデイジタル値
（バイアス量）でアツプダウンカウンタ６０を初
期設定することにより、最適化装置は所望の低排
気レベルを達成するために、MBT適正値（最大
トルクを得るための最適値）から離れた１つの最
適スパーク設定を行なう。

アツプダウンカウンタ６０に対するバイアス値
入力装置は、もう１つ別のアツプダウンカウンタ
を追加して、その出力段にアツプダウンカウンタ
６０のバイアス入力端を接続することによつて構
成することができる。「進み」バイアスが必要な
場合には、この追加カウンタが上昇計数モードで
動作するように制御し、また、「遅れ」バイアス
が必要な場合には、下降計数モードで動作するよ
うに制御すればよい。いずれの場合にも追加カウ
ンタはアツプダウンカウンタ６０へのバイアス入
力指令直後の半クロツク時間内にリセツトされ、
後続周期用のバイアス値の蓄積を開始する。

アツプダウンカウンタ６０にバイアス値が直接
的に入力されるようにするために第１図の回路を
さらに変更する場合、デユーテイー・サイクルが
50％になるようにした簡単なセツト・リセツト型
フリツプフロツプをダウンカウンタ１２，１４の
代りに使用することが可能であろう。

第３図は好ましい代替実施例を論理ブロツク図
で示したものである。第１図の実施例では、所望
の機械設定の片側で周期的摂動が行なわれるよう
な震動法が採用されているのに対し、この代替実
施例では単方向震動法が採用されている。

第３図に示されるように、代替実施例の構成に
は、規則的に発生するクロツク・パルスの発生源
１２０が含まれ、このクロツク・パルス源１２０
の出力端は分周器１２２の入力端に接続されてい
る。クロツク・パルス源１２０の出力端はまた、
導線１２４，１２６を介してANDゲート１２８
の第１入力端と共にANDゲート１３０の第１入
力端にも接続されている。導体１２４に現われる
クロツク出力はインバータ１３２を介してAND
ゲート１３４の第１入力端に供給される。

〓〓〓
分周器１２２の出力端はセツト・リセツト型の
フリツプフロツプ１３６のセツト入力端に接続さ
れている。このフリツプフロツプ１３６のリセツ
ト入力端はANDゲート１３４の出力端に接続さ
れている。ANDゲート１３４の第２入力端に
は、導線１３８，１４０を介してフリツプフロツ
プ１３６のＱ出力端はまた、ANDゲート１４２
の第１入力端に接続されると共に、遅延素子１４
３を介してANDゲート１４４，１４６にも接続
されている。ANDゲート１３４の出力端は遅延
素子１４７と導線１４８を介して、セツト・リセ
ツト型のフリツプフロツプ１５０のセツト入力端
に接続されている。フリツプフロツプ１５０のＱ
出力端はANDゲート１４２の第２入力端に接続
されている。

ANDゲート１４２の出力端はトグル型フリツ
プフロツプ１５４のトグル入力端（Ｔ）に接続さ
れている。このフリツプフロツプ１５４の出力
端はANDゲート１４４の第２入力端に接続さ
れ、そして出力端はANDゲート１４６の第２
入力端に接続されている。フリツプフロツプ１５
４のＱ出力端はまた、導線１５６を介してマルチ
プレクサ１５８の選択入力端にも接続されてい
る。マルチプレクサ１５８は２組の入力端群１６
０，１６２を備えており、第１組入力端群１６０
はレジスタ１６２に接続され、第２組入力端群１
６４はレジスタ１６６に接続されている。詳しい
説明は後述するが、これらレジスタ１６２，１６
６は２進数の供給源であつて、所望のバイアス状
態を設定するために用いられる。なお、これらレ
ジスタは、読み出し専用装置か、外部回路（図示
されていない）から書き込み可能な装置のいずれ
でも良い。

マルチプレクサ１５８の出力端は参照番号１６
８で表わされるダウンカウンタ（DC1）に接続さ
れている。線１５６に現われる選択信号の２進化
レベルが高いか低いかに応じて、入力端群１６
０，１６４のいずれか一方がマルチプレクサ１５
８を介してダウンカウンタ１６８に接続される。
つまり、線１５６に現われる選択信号が高レベル
のときには、レジスタ１６２の内容がマルチプレ
クサ１５８を介してダウンカウンタ１６８に入力
され、一方、線１５６の選択信号が低レベルのと
きには、レジスタ１６６の内容がマルチプレクサ
を介してダウンカウンタ１６８に入力される。な
お、マルチプレクサ１５８は入力作動端子１７０
を備えており、この端子は導線１３８，１７２，
１７４を介してフリツプフロツプ１３６のＱ出力
端に接続されている。

ダウンカウンタ１６８の出力端はセツト・リセ
ツト型フリツプフロツプ１７６のリセツト入力端
に接続されている。このフリツプフロツプのセツ
ト入力端は、導線１８０を介して導線１７４上の
接続点１７８に接続されている。セツト・リセツ
ト型フリツプフロツプ１７６のＱ出力端は導線１
８２を介してANDゲート１２８の第２入力端に
接続されている。

ANDゲート１３０の出力端は第２ダウンカウ
ンタ１８２、（DC2）の入力端に接続され、この
第２ダウンカウンタの出力端はセツト・リセツト
型フリツプフロツプ（FF3）、１８６のセツト入
力端に接続されている。フリツプフロツプ１８６
のリセツト入力端は導線１３８，１７２，１７
４，１８０，１８８を介してフリツプフロツプ１
３６のＱ出力端に接続されている。フリツプフロ
ツプ８６の出力端は導線１９０を介してAND
ゲート１３０の第２入力端に接続されている。

フリツプフロツプ１８６のＱ出力端は導線１９
２を介して、１対のANDゲート１９４，１９６
の各第１入力端に接続されている。これらAND
ゲート１９４，１９６の第２入力端には、入力端
子１９８を介してセルシグ装置（図示されていな
い）からの出力が供給される。フリツプフロツプ
１７６の出力端はANDゲート１９４の第３入
力端に接続され、そしてＱ出力端はANDゲート
１９６の第３入力端に接続されている。ANDゲ
ート１９４の出力端はアツプダウンカウンタ２０
０の下降計数入力端に接続されている。そして、
ANDゲート１９６の出力端は同じアツプダウン
カウンタ２００の上昇計数入力端に接続されてい
る。アツプダウンカウンタ２００はまたリセツト
端子を備えており、このリセツト端子は導線１３
８，１７２を介してフリツプフロツプ１３６のＱ
出力端に接続されている。アツプダウンカウンタ
２００の出力端はセツト・リセツト型フリツプフ
ロツプ１５０のリセツト入力端に接続されてい
る。

ANDゲート１４４から端子２０２に出力され
〓〓〓〓
る信号はシステム・パラメータ制御装置（図示さ
れていない）に供給され、この信号によつてパラ
メータ設定が「進み」方向に調節されるようにな
つている。同様に、ANDゲート１４６から端子
２０４に出力される信号もまた同じシステム・パ
ラメータ制御装置に供給され、この信号によつて
パラメータ設定が「遅れ」方向に調節されるよう
になつている。

第３図に示される代替実施例の構成について
は、以上に詳しく記述された。次に、この構成の
動作モードについて考えてみよう。なお、第４図
は動作に伴う波形を示すものである。

第３図に含まれるクロツク源１２０は第１図の
実施例のクロツク源と同様に、規則的発生パルス
の供給源であつて、その繰り返し周波数は、バイ
アス調節における所望調節ステツプに基づいて決
められる。ほとんどの応用例に対して、この繰り
返し周波数は3200パルス／秒で満足されることが
わかつている。

クロツク源１２０の出力は分周器１２２に供給
される。この分周器１２２は1/160分周器であつ
て、クロツク周波数を3200パルス／秒とすると、
約50ミリ秒ごとに１個のパルスが分周器から出力
される。しかし、これらの数値は単なる一例であ
り、本発明を適用するシステムの特性に応じて適
切に定めることができる。

第３図の回路の動作説明に際して、いま、分周
器１２２からフリツプフロツプ１３６に立上り信
号が出力された瞬間である、と仮定して説明を行
なう。この瞬間にフリツプフロツプ１３６はセツ
トされ、次にインバータ１３２、ANDゲート１
３４を介してクロツク・パルスが入力されるまで
の期間はセツト状態に保たれる。分周器１２２か
らの最後の立上り部に続くクロツク・パルスの立
下り部が現われたとき、フリツプフロツプ１３６
はインバータ１３２によつてリセツトされる。し
たがつて、フリツプフロツプ１３６からは、クロ
ツク・パルスの持続時間に等しい幅の出力パルス
が現われる。

ANDゲート１３４の出力は素子１４７を通る
ときに遅延し、その後、導線１４８を介してセツ
ト・リセツト型フリツプフロツプ１５０のセツト
入力端に入る。

フリツプフロツプ１３６がセツトされたときに
は、ダウンカウンタDC1１６８、DC2１８４への
信号入力が可能な状態になり、同時にアツプダウ
ンカウンタ２００がリセツトされる。フリツプフ
ロツプ１３６のＱ出力はまた、フリツプフロツプ
１７６をセツトすると共にフリツプフロツプ１８
６をリセツトする。

ダウンカウンタ１６８に入つている特定値はト
グル型フリツプフロツプ１５４のその時の状態に
よつて異なる。フリツプフロツプ１５４のＱ出力
が高レベルの場合には、導線１５６に現われるそ
のＱ出力信号による制御に従つてマルチプレクサ
１５８は、レジスタ１６２に含まれる２進数をダ
ウンカウンタ１６８へ転送する。なお、この転送
は、フリツプフロツプ１３６がセツトされている
短い時間中に端子１７０に現われる入力許可信号
に応答して行なわれる。一方、フリツプフロツプ
１５４のＱ出力が低レベルの場合には、導線１５
６に現われる。信号による制御に従つてマルチプ
レクサ１５８はレジスタ１６６の内容をダウンカ
ウンタ１６８へ転送する。デイジタル値NIA、
NIBはシステムに使用されるバイアスを決定する
ためのものである。２つのバイアス値NIA、NIB
が必要な理由は次の通りである。例えば遅れバイ
アスが望ましいとき、遅れ設定期間中にダウンカ
ウンタ１６８で用意される上昇計数時間は、その
期間の残余時間すなわち下降計数時間より短くな
ければならず、また、進み設定期間が必要なとき
には、ダウンカウンタ１６８で用意される上昇計
数時間は、対応する下降計数時間より長くなけれ
ばならないからである。この状況については、後
述の第４図の波形説明の際にさらに詳しく説明す
る。遅れバイアスよりむしろ進みバイアスの方が
望ましい場合にはもちろん状況は上記とは逆にな
る。バイアス値NIA、NIBは、バイアス必要程度
によつても異なるが、一般に両者は非常に近い値
いになつている。所望バイアス量は値NIA、NIB
の差を決定し、バイアス方向は２つの値のうちい
ずれが大きいかを決定する。レジスタ１８５に含
まれる値N2は、本発明の最適化装置を使用する
システムの慣性に依存する値である。システムの
慣性が大きい場合には、設定変化に対するシステ
ムの応答開始時間が長くなるから、N2は比較的
大きい値になる。しかしながら、慣性の小さいシ
ステムの動作改善に本発明に用いる場合には、
〓〓〓〓
N2はかなり小さい値にすればよい。いずれにし
ても、NIAまたはNIBはN2より大きい値である。

マルチプレクサ１５８を介してダウンカウンタ
１６８に入る特定値がトグル型フリツプフロツプ
１５４のその時の状態に依存する、というところ
に戻つて再び動作説明を続ける。ここで、線１５
６上の信号が高レベルであると仮定すると、ダウ
ンカウンタ１６８にはデイジタル値NIAが入る。
既に述べたように、フリツプフロツプ１７６はセ
ツト状態になつているから、導線１８２からの信
号によつてANDゲート１２８が作動してクロツ
ク・パルスを通し、そしてダウンカウンタ１６８
は下降計数を開始する。同様に、フリツプフロツ
プ１３６の出力によつてフリツプフロツプ１８６
がリセツトされているから、ANDゲート１３０
が作動してクロツク・パルスを通し、そしてダウ
ンカウンタDC2１８４もまた下降計数を行なう。
ダウンカウンタ１６８，１８４は共に同じ速さで
下降計数を行ない、そして、前述のように、ダウ
ンカウンタ１８４の初期設定値はダウンカウンタ
１６８の初期設定値より小さいので、ダウンカウ
ンタ１８４の方がダウンカウンタ１６８よりも早
くゼロカウントに達する。ダウンカウンタ１８４
がゼロカウントに達すると、フリツプフロツプ１
８６がセツトされ、高レベル信号がANDゲート
１９４，１９６に入力され、これらのゲートは部
分的に作動する。そして、フリツプフロツプ１７
６の特定状態によつてANDゲート１９４，１９
６のいずれかが完全に作動し、端子１９８からそ
のゲートにセルシグ・パルスが導入される。な
お、フリツプフロツプ１８６がセツトされている
ときには、導線１９０に現われる低レベル信号に
よつて、ANDゲート１３０へのクロツク・パル
スの導入が阻止され、したがつて、ダウンカウン
タ１８４は動作しない。

その後、ANDゲート１２８を介して導入され
るクロツク・パルスによつてダウンカウンタ１６
８がゼロカウントに達した時、このダウンカウン
タからの出力信号によつてフリツプフロツプ１７
６がリセツトされ、そしてANDゲート１９４が
完全に作動してセルシグ・パルス導入し、その結
果、アツプダウンカウンタ２００が下降計数を行
なう。フリツプフロツプ１７６がリセツトされる
前にはフリツプフロツプ１８６がセツトされてい
たから、そのときにはANDゲート１９６が作動
していて、端子１９８からのセルシグ・パルスは
ANDゲート１９６を介して導入され、アツプダ
ウンカウンタ２００は上昇計数を行なつていた。

後続の動作は、セルシグ装置から端子１９８に
送られるパルスの密度によつて異なる。すなわ
ち、アツプダウンカウンタ２００の上昇計数期
間、下降計数期間のいずれの期間でセルシグ・パ
ルス密度が高いか、によつて異なつた動作が行な
われる。ANDゲート１９４を介して入力される
下降計数用パルスの方がANDゲート１９６を介
して入力される上昇計数用パルスよりも多い場
合、アツプダウンカウンタ２００はゼロカウント
以下になり、その出力によつてフリツプフロツプ
１５０がリセツトされる。フリツプフロツプ１５
０がリセツトされると、線１５２に現われるＱ出
力が低レベルになつて、ANDゲート１４２は遮
断される。これは、前半期間に比べて後半期間の
パルス密度が高かつたことを表わすものである。

ANDゲート１４２の遮断中は、フリツプフロ
ツプ１５４のトグル動作は阻止される。したがつ
て、フリツプフロツプ１３６のセツト状態で画定
される後続時間の開始点においては、フリツプフ
ロツプ１５４は以前の状態に維持され、先行周期
のときと同じ出力端子２０２または２０４に、こ
のときもまた制御信号が現われる。このようにし
てシステムは、直前の設定変化で動作が改善され
たか否かを検出する。動作が改善された場合に
は、システム・パラメータの設定調節は前と同じ
方向へさらに進められ、再び動作の改善が得られ
るか否かの判定が行なわれる。このように、各回
の設定調節で動作の改善が続く限り、同じ方向へ
の設定調節が引き続いて行なわれる。しかしなが
ら、ある設定調節においてアツプダウンカウンタ
２００がゼロカウント以下に到らない場合、これ
は後半期間のパルス密度が前半期間のパルス密度
よりも小さかつたことを意味し、フリツプフロツ
プ１５０はリセツトされず、したがつて線１５２
の信号が高レベルのまま維持されて、ANDゲー
ト１４２は作動状態になる。そのとき、フリツプ
フロツプ１３６からのパルス出力はANDゲート
１４２を介してフリツプフロツプ１５４に入力さ
れ、そしてフリツプフロツプ１５４の状態が反転
する。フリツプフロツプ１５４の状態反転によつ
〓〓〓〓
て当然、ANDゲート１４４，１４６の動作状態
は逆転し、端子２０２，２０４のいずれか一方に
制御信号が現われる。いずれの端子に制御信号が
現われるかは、その直前の周期でどちらの端子か
ら制御信号が出力されていたかによつて決まる。

第３図の回路の動作に関するタイミング・グラ
フが第４図に示されている。第４図の波形は遅れ
バイアスを誇張的に表わしたものである。この図
の波形Ａは、第３図のANDゲート１９４，１９
６からの出力によつて表わされる計数方向を示し
ている。なお、上昇計数期間は下降計数期間より
長くなつている。

波形Ｂにおける横線は第３図のアツプダウンカ
ウンタ２００のゼロカウント・レベルを示してい
る。参照番号２０８で全体的に示される波形曲線
は、任意の瞬間におけるアツプダウンカウンタ２
００の内容を表わすものである。波形２０８の区
間２１０は凹形を描きながら上昇しており、これ
はパルス密度の増加を表わし、さらにそれは、最
適装置を使用する装置が増速されていることを表
わしている。波形２０８の区間２１１は凸形を描
きながら下降している。これはセルシグ・パルス
に基づいて行なわれるアツプダウンカウンタ２０
０の下降計数速度が最切、波形の頂上付近では比
較的遅いが、ゼロカウント・レベルの前後では急
激に速くなつていることを表わしている。したが
つて、ダウンカウンタ１６８による設定期間によ
つて表わされるサンプリング周期中には被制御装
置の動作改善が続いていることがわかる。波形が
点２１２でゼロを通過するとき、第３図のフリツ
プフロツプ１５０がリセツトされるから、AND
ゲート１４２は遮断され、そしてフリツプフロツ
プ１５４の反転が妨げられる。フリツプフロツプ
１５４の反転が妨げられることにより、選択線１
５６からマルチプレクサ１５８への信号は先行周
期のときと同じ状態に保たれ、その結果、再び同
様のアツプダウン周期が繰り返される。

第２周期の動作における下降計数期間終了時点
２１３では、アツプダウンカウンタ２００の内容
はゼロカウント・レベルより下らない。したがつ
て、フリツプフロツプ１５０の状態はそのまま維
持され、ANDゲート１４２を介してトグル型フ
リツプフロツプ１５４にパルスが導入されて、フ
リツプフロツプ１５４の状態が反転する。トグル
型フリツプフロツプの状態が反転すると、線１５
６の選択信号が反転し、その結果、マルチプレク
サ１５８への選択入力端は、今まで選択されてい
たレジスタ１６２の入力端１６０からレジスタ１
６６の入力端１６４への選択変更される。したが
つて、ダウンカウンタDC1１６８には前回と違う
値が設定される。第４図の波形Ａを見ると、前記
周期と比較して今度はアツプダウンカウンタ２０
０の上昇計数期間がかなり短くなり、逆に下降計
数期間が長くなつていることがわかる。

ここで波形２０８の区間２１４の傾斜状態を観
察すると、装置が最適の進み側ではなく遅れ側で
動作していることがわかる。この場合、最適化装
置使用のシステムからの出力は減少する。また、
波形区間２１４の形状は（区間２１０においては
凹状になつていたが）凸状に変化している。下降
計数期間の終了時点において、アツプダウンカウ
ンタ２００がゼロカウント以下にならず、そして
今回もまた、フリツプフロツプ１５０がセツト状
態を維持してANDゲート１４２の作動状態を保
つので、トグル型フリツプフロツプ１５４の状態
は反転する。

第４図の波形Ｃおよび波形Ｄはそれぞれ端子２
０２および端子２０６に現われる出力を示すもの
である。第３図の最適化装置回路が最適設定また
はバイアス値によつて決まる最適近傍設定に達す
ると、作業者が新たなサンプル／補正工程を始め
ようとしてパラメータ設定を変えない限り、端子
２０２，２０４には進みパルス、遅れパルス、進
みパルス、遅れパルス、………と交互にパルスが
出力される。

本発明の上記実施例ではカウンタやゲート、フ
リツプフロツプなど個別デイジタル部品が使用さ
れているが、LSI技術を利用すれば単一チツプ上
に多くのデイジタル論理回路を組み込むことがで
きるから、経済的に有利になることは明らかであ
る。また、好適実施例として記述された上記個別
部品構成による機能と同等の機能が得られるよう
に市販のマイクロプロセツサをプログラムするこ
とも比較的簡単なことである。例えば、インテル
（INTEL）8080型マイクロプロセツサは増数／減
数装置に接続されたレジスタ・スタツクと、累算
器と、演算論理ユニツトとを含んでおり、それら
要素はすべて、指令復号ユニツトおよびその関連
〓〓〓〓
タイミング制御ユニツトによつて制御されるよう
になつている。マイクロ指令のプログラムやその
他の定数を記憶するリードオンリーメモリを上記
8080プロセツサのデータバスに接続して使用する
ことが可能である。このように、このマイクロプ
ロセツサは上述の「最適化」機能の実行に非常に
適している。

プログラム制御に際して、第１図のカウンタ１
２，１４，１６，１８に対する初期値はリードオ
ンリーメモリから8080プロセツサのレジスタ・ス
タツクに入力し、これらの値をゼロカウントまで
下降計数するためには増数／減数装置を使うこと
ができる。また、「被最適化」システムからの出
力を表わすセルシグ・パルスはコンピユータＩ／
Ｏバスを介して累算器に入れることにより、規定
のサンプリング期間の計数を行なうことができ
る。レジスタ・スタツク内の各レジスタの減数動
作期間におけるセルシグ・パルスの増減に関する
判定は「比較」指令の実行によつて行なうことが
できる。この比較動作に基づいて、パラメータ設
定調節指令が8080マイクロプロセツサから被最適
化システムに伝達されるように「外部機能」動作
を実行することが可能である。

一般のマイクロプロセツサの動作速度（ナノ秒
台）に比べて最適化動作の速度はかなり低速（ミ
リ秒台）である。したがつて、１つのマイクロプ
ロセツサをタイムシエアリング方式で使用して、
同一システムの最適化機能とその他の制御機能を
同時に処理することが可能である。

以上、本発明の２つの実施例とその動作につい
て述べてきたが、それらに対する変形もまた可能
であることは上記説明から明らかであろう。すな
わち、多くの異種回路が使用可能である。例えば
アツプダウンカウンタの代りにアナログ積分回路
を使用することが可能であるが、その場合はノイ
ズの影響を受け易くなるかも知れない。また、コ
スト面では不利であるが、所望の機能を得るため
に市販のマイクロプロセツサを使用してプログラ
ムすることも可能である。したがつて、本発明の
範囲は添付の「特許請求の範囲」によつて規定す
るものとする。

【図面の簡単な説明】

第１図は本発明の一実施例を示す論理ブロツク
図、第２図は第１図の実施例動作を説明するため
のタイミング図、第３図は代替実施例を示す論理
ブロツク図、第４図は第３図の代替実施動作を説
明するためのタイミング図である。（参照符号の説明）、１０……クロツク発振
器、１２，１３，１４，１５……ダウンカウン
タ、６０……アツプダウンカウンタ、１２０……
クロツク発振器、１２２……分周器、１６８……
ダウンカウンタ、２００……アツプダウンカウン
タ、１５０……フリツプフロツプ、１３６……セ
ツト・リセツト型フリツプフロツプ、１５４……
トグル型フリツプフロツプ、１４２，１４４，１
４６……ANDゲート。〓〓〓〓

Claims

【特許請求の範囲】１装置制御パラメータを、所定の設定値から変
えることによりエネルギ出力が変化するエネルギ
消費装置の動作を向上させるための適応電子制御
装置において、少なくとも２つの時間区分からなる期間の間、
装置制御パラメータを上記所定の設定値に対して
周期的かつ規則的に変化させるための制御パラメ
ータ調節装置１０，１１，１２，１４，３０；１
２０，１２２，１３６，１４３，１４４，１４６
と、上記装置制御パラメータを変化させる周波数よ
りも大きい周波数で、かつ上記エネルギ消費装置
の瞬時エネルギ出力に比例する周波数でパルスを
発生するパルス発生装置７０；１９８と、上記２つの時間区分の間に上記パルス発生装置
により発生されるパルスの数の差の計数値を蓄積
するための計数装置６０，６６，６８；１９０，
１９６，２００と、上記制御パラメータ調節装置に結合され上記計
数装置によつて蓄積された上記計数値に従つて上
記所定の設定値をリセツトするための回路装置９
０，９８，９６，１０２，１１０；１５０，１４
２，１５４，１４４，１４６と、上記計数値が所望の増加又は減少の計数方向へ
バイアスできるように、上記２つの時間区分の相
対的な長さをプログラムによつて設定するための
デイジタル論理装置２２，２４；１５８，１６
２，１６６，１６８，１７６とを含むことを特徴
とする適応電子制御装置。