JPS6135565A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS6135565A JPS6135565A JP15525184A JP15525184A JPS6135565A JP S6135565 A JPS6135565 A JP S6135565A JP 15525184 A JP15525184 A JP 15525184A JP 15525184 A JP15525184 A JP 15525184A JP S6135565 A JPS6135565 A JP S6135565A
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- JP
- Japan
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- layer
- thin film
- film transistor
- metal
- gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/875—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having thin-film semiconductor bodies
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はガラス基板上に形成可能な薄膜トランジスタ（
Ｔ Ｐ Ｔ）に係り、とくに液晶ディスプレイパネル用
等に好適なスイッチング・トランジスタに関するもので
ある。
Ｔ Ｐ Ｔ）に係り、とくに液晶ディスプレイパネル用
等に好適なスイッチング・トランジスタに関するもので
ある。
薄膜形電界効果トランジスタ（Ｔ Ｐ Ｔ）が特公昭４
０−１６４５９号や電子通伝学会技報８３．ＮＱ８０゜
１９８３年７月２０日（ＣＰＭ８３−２２）ｐ２７〜３
３等で知られている。
０−１６４５９号や電子通伝学会技報８３．ＮＱ８０゜
１９８３年７月２０日（ＣＰＭ８３−２２）ｐ２７〜３
３等で知られている。
第１図はアモルファスシリコンを用いた薄膜トランジス
タの一例の断面図を示したものである。
タの一例の断面図を示したものである。
本ＴＰＴの製造方法を簡単に説明すると、ガラス基板１
上にゲート電極１１を形成し、その上に絶縁層３および
アモルファスシリコン（ａ−８ｉ）の１層４およびｎＷ
Ｊ５を形成する。しかる後に。
上にゲート電極１１を形成し、その上に絶縁層３および
アモルファスシリコン（ａ−８ｉ）の１層４およびｎＷ
Ｊ５を形成する。しかる後に。
Ｃｒ６．ＡＱ７等の電極用金属を堆積し、これを加工し
てソース８およびドレイン９の各電極を形成する。形成
したパターンをマスクとしてａ−Ｓｉのｎ層をドライエ
ッチによりエツチングする。
てソース８およびドレイン９の各電極を形成する。形成
したパターンをマスクとしてａ−Ｓｉのｎ層をドライエ
ッチによりエツチングする。
このようにして作製したＴＰＴはエンハンスメント形Ｆ
ＥＴで、ドレイン電流のＯＮ、ＯＦＦ比が６桁に達する
ものである。０ＦＦｆｆｌ流も５ｐＡ（ゲート幅３００
μ、ゲート長１０μ）と低く、液晶ドライブ用には極め
て適し、たちのである、しかしながら、アモルファスシ
リコンの移動度が低いため−に１本ＴＰＴのＯＮ電流が
低ルベルに留まりＴＰＴのを寸法を小さくすることに問
題があった。
ＥＴで、ドレイン電流のＯＮ、ＯＦＦ比が６桁に達する
ものである。０ＦＦｆｆｌ流も５ｐＡ（ゲート幅３００
μ、ゲート長１０μ）と低く、液晶ドライブ用には極め
て適し、たちのである、しかしながら、アモルファスシ
リコンの移動度が低いため−に１本ＴＰＴのＯＮ電流が
低ルベルに留まりＴＰＴのを寸法を小さくすることに問
題があった。
また本ＴＰＴは界面特性が微妙な影響を及ぼし動作中経
時変化を生ずることが判明している。すなわち、ドレイ
ン電流を流していくと、しきい電圧Ｖアのシフトが観測
されオフ電流の増大が認められた。
時変化を生ずることが判明している。すなわち、ドレイ
ン電流を流していくと、しきい電圧Ｖアのシフトが観測
されオフ電流の増大が認められた。
〔発明の目的〕
本発明の目的はアモルファスシリコンを用いた、ＯＮ電
流が大きく安定性の高いＴＰＴを提供することにある０
本発明のもう一つの目的はプロセス上の容易性をＴＰＴ
寸法の微小化により、ＴＰＴ作製歩留りを向上させるこ
とである。
流が大きく安定性の高いＴＰＴを提供することにある０
本発明のもう一つの目的はプロセス上の容易性をＴＰＴ
寸法の微小化により、ＴＰＴ作製歩留りを向上させるこ
とである。
薄膜トランジスタとしては各種のものが可能であるが、
本発明の゛アモルファアンリコンのＭＥＳＴＦ’Ｔを実
現することにより、前記目的を達成するものである。
ＭＥＳＦＨＴを実現するためにはゲートのショットキ電
極の形成がキーポイントで゛あるが、これを金属−アモ
ルファスシリコン間のショットキ障壁、もしくは金属と
アモルファスシリコンの界面反応層を用いて実現する。
本発明の゛アモルファアンリコンのＭＥＳＴＦ’Ｔを実
現することにより、前記目的を達成するものである。
ＭＥＳＦＨＴを実現するためにはゲートのショットキ電
極の形成がキーポイントで゛あるが、これを金属−アモ
ルファスシリコン間のショットキ障壁、もしくは金属と
アモルファスシリコンの界面反応層を用いて実現する。
この反応層は、簿い反応層でありながら高い導電性を有
し同時にショットキ障壁特性も良好なものであり、障壁
面がアモルファスシリコン内部に形成されるため表面状
態の影響が少なく、安定な特性を有するもので前記目的
の達成のために極めて適したものである。
し同時にショットキ障壁特性も良好なものであり、障壁
面がアモルファスシリコン内部に形成されるため表面状
態の影響が少なく、安定な特性を有するもので前記目的
の達成のために極めて適したものである。
以下本発明の実施例を図面により説明する。
実施例１：
第２図は本発明の一実施例を示したものであ委。
本ＴＰＴはショットキＦａ壁をゲー１〜として用いる、
いわゆるＭＥＳＦＥＴであり、デプリーション（Ｄｅｐ
ｌｅｔｉｏｎ）形のＦＥＴとして動作する。ｖｉ作方法
は下記の通りである。コーニング７０５９ガラス基板１
上にプラズマＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により、水素化アモルファス
シリコン（ａ−５ｉ：Ｈ）を堆積する。基板温度２３０
℃でＳｉＨ４ガスを用いてアンド−プロ−８ｉ：Ｈ（ｉ
）１４を、ついでＰＨ，ガスとＳｉＨ，ガスを混合（混
合比ＰＨ，／５ｊＨ４〜１０−”Ｖ％）シタガスを用い
てａ−５ｉ ：Ｈ（ｎ−）層１０を、ついで上記混合比
１．０層％のガスを用いてａ−８ｉ：Ｈ（ｎ）層５を順
次堆積する。電極金属としてＣｒ層６を０．１ ｐｍ
、ＡＪ層７を０．５ μｍ全面に蒸着する。蒸着後ゲー
ト領域２のＣｒ、Ａμをエツチングする。Ａｌのエッチ
液はリン酸：蓚酸：水＝６：２：１混合液であり、Ｃｒ
のエッチ液には硝酸第２セリウムアンモン、２５０ｇ／
ｌΩの水溶液を用いた。ついでＣｒ、ＡＱ、ｌをマスク
としてａ−５ｉ （ｎ）層５を、ａ−８ｉ：Ｉ−Ｉ（ｎ
−）ＪｉｌＯに達するまでエッチする。エツチングはＣ
Ｆ４によるドライエッチにより行った。
いわゆるＭＥＳＦＥＴであり、デプリーション（Ｄｅｐ
ｌｅｔｉｏｎ）形のＦＥＴとして動作する。ｖｉ作方法
は下記の通りである。コーニング７０５９ガラス基板１
上にプラズマＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により、水素化アモルファス
シリコン（ａ−５ｉ：Ｈ）を堆積する。基板温度２３０
℃でＳｉＨ４ガスを用いてアンド−プロ−８ｉ：Ｈ（ｉ
）１４を、ついでＰＨ，ガスとＳｉＨ，ガスを混合（混
合比ＰＨ，／５ｊＨ４〜１０−”Ｖ％）シタガスを用い
てａ−５ｉ ：Ｈ（ｎ−）層１０を、ついで上記混合比
１．０層％のガスを用いてａ−８ｉ：Ｈ（ｎ）層５を順
次堆積する。電極金属としてＣｒ層６を０．１ ｐｍ
、ＡＪ層７を０．５ μｍ全面に蒸着する。蒸着後ゲー
ト領域２のＣｒ、Ａμをエツチングする。Ａｌのエッチ
液はリン酸：蓚酸：水＝６：２：１混合液であり、Ｃｒ
のエッチ液には硝酸第２セリウムアンモン、２５０ｇ／
ｌΩの水溶液を用いた。ついでＣｒ、ＡＱ、ｌをマスク
としてａ−５ｉ （ｎ）層５を、ａ−８ｉ：Ｉ−Ｉ（ｎ
−）ＪｉｌＯに達するまでエッチする。エツチングはＣ
Ｆ４によるドライエッチにより行った。
露出した層１０上にＮｉ層を蒸着し、パターニングを行
った後熱処理（２２０’Ｃ，２０分間）を行ってゲート
電極１゛１とした。
った後熱処理（２２０’Ｃ，２０分間）を行ってゲート
電極１゛１とした。
本ＴＰＴはゲート電極に電圧を印加しないときに電流が
流れるいわゆるデプリｉジョン形トランジスタで、ゲー
ト電極に逆バイアス（負電圧）を加えるとＯＦＦ状態と
なる。ゲート電極はショットキ障壁を形成しており、と
くにこの場合はＮｉとａ−５ｉ：Ｈの界面反応Ｍ（界面
反応層に関しては特願昭５７−２２０６４１に詳述され
ている）を利用しているため、この界面特性は良好かつ
安定なものでありＴＰＴ特性も安定かつ良好なものとな
るものである。さらに電流−電圧特性に影響を及ぼす４
層とｎ−の界面も良好であるため、トランジスタ特性の
劣化も少ない、、またプレーナ構造となっているため、
プロセス上も有利であり、ゲート電極が上部にある。た
め上部からの光の影響を受けにくいという特徴も有する
。遮光に関する特徴を更に指摘するならば、本拵造はプ
レーナ構造を有するため基板側からの光に対する対策も
比較的容易に行える。まずＣｒ蒸着膜をガラス基板上に
堆積した後この上に第２図に示したようなヌ４子を作製
すればよい、ゲート遮光も充分であるため、遮光効果は
大となる。遮光用Ｃｒ蒸着膜はａ−８ｉ：ＨＪＷ４との
密着性が良好であるため、−この観点からもむしろ望ま
しいプロセスで−ある。またこのＣｒｔｌ極を接地また
はバイアスをカシえることにより特性を安定化すること
ができる。
流れるいわゆるデプリｉジョン形トランジスタで、ゲー
ト電極に逆バイアス（負電圧）を加えるとＯＦＦ状態と
なる。ゲート電極はショットキ障壁を形成しており、と
くにこの場合はＮｉとａ−５ｉ：Ｈの界面反応Ｍ（界面
反応層に関しては特願昭５７−２２０６４１に詳述され
ている）を利用しているため、この界面特性は良好かつ
安定なものでありＴＰＴ特性も安定かつ良好なものとな
るものである。さらに電流−電圧特性に影響を及ぼす４
層とｎ−の界面も良好であるため、トランジスタ特性の
劣化も少ない、、またプレーナ構造となっているため、
プロセス上も有利であり、ゲート電極が上部にある。た
め上部からの光の影響を受けにくいという特徴も有する
。遮光に関する特徴を更に指摘するならば、本拵造はプ
レーナ構造を有するため基板側からの光に対する対策も
比較的容易に行える。まずＣｒ蒸着膜をガラス基板上に
堆積した後この上に第２図に示したようなヌ４子を作製
すればよい、ゲート遮光も充分であるため、遮光効果は
大となる。遮光用Ｃｒ蒸着膜はａ−８ｉ：ＨＪＷ４との
密着性が良好であるため、−この観点からもむしろ望ま
しいプロセスで−ある。またこのＣｒｔｌ極を接地また
はバイアスをカシえることにより特性を安定化すること
ができる。
また第２図あるいは上記実施例においてｎ −３ｉ：Ｈ
（ｉ）を堆積する前にａ−５ｉ ： Ｈ（ｐ）層を堆積
することを効果的である。
（ｉ）を堆積する前にａ−５ｉ ： Ｈ（ｐ）層を堆積
することを効果的である。
実施例２：
第３図は本発明の別の実施例を示したものである。前記
実施例と同様ガラス基板１上にプラズマＣＶＤ法により
、ａ−５ｉ ： Ｈ（’ｉ） ＪＰｊ３ ａ、 ａ−８
ｉ：Ｈ（ｎ）層４． ａ−８ｉ ：Ｈ（ｉ） Ｍ３ｂ、
ａ−５ｉ ：Ｈ（ｎ）層５をこの順に堆積する。厚さは
それぞれ０．２ μｍ、０．１ μｍ。
実施例と同様ガラス基板１上にプラズマＣＶＤ法により
、ａ−５ｉ ： Ｈ（’ｉ） ＪＰｊ３ ａ、 ａ−８
ｉ：Ｈ（ｎ）層４． ａ−８ｉ ：Ｈ（ｉ） Ｍ３ｂ、
ａ−５ｉ ：Ｈ（ｎ）層５をこの順に堆積する。厚さは
それぞれ０．２ μｍ、０．１ μｍ。
０．３ μｍ、０．０２ μｍである。
つづいてこれも前記実施例と同様にＣｒ ６ 。
ＡＱＴ層を蒸着し、パターニングしてソース電極８、ド
レイン電極９を形成した後これをマスクにしてａ−８ｉ
：、Ｈ（ｎ） Ｆａをエツチングする。
レイン電極９を形成した後これをマスクにしてａ−８ｉ
：、Ｈ（ｎ） Ｆａをエツチングする。
ゲート電極１２の領域２以外をホトレジストによりカバ
ーしてから、ゲート電、極用金属としてのＣｒ１２を０
６１ μｍ蒸若し、リフトオフ法によりホトレジストと
その上のＣｒ電極膜を除去する。
ーしてから、ゲート電、極用金属としてのＣｒ１２を０
６１ μｍ蒸若し、リフトオフ法によりホトレジストと
その上のＣｒ電極膜を除去する。
試作素子はＢ−８ｉ ：Ｈ（ｎ−）領域をチャネルとす
るデプリーション形トランジスタで、ソース接地でドレ
インに正電圧を加えることにより電流が流れるｍ ａ−
Ｓ ｉ ： Ｈ（ｉ） ３とＣｒ１２の間にはショット
キ障壁が形成されゲート電圧に負電圧を印加するとチャ
ネルの伝導度が変調されてドレイン電流が減少する。
るデプリーション形トランジスタで、ソース接地でドレ
インに正電圧を加えることにより電流が流れるｍ ａ−
Ｓ ｉ ： Ｈ（ｉ） ３とＣｒ１２の間にはショット
キ障壁が形成されゲート電圧に負電圧を印加するとチャ
ネルの伝導度が変調されてドレイン電流が減少する。
第４図は第３図の素子の変形素子で、ガラス基板上にＴ
ａ電極１４およびａ−８ｉ：Ｈ（ｐ）層１３を堆積した
点を除いて第３図の実施例と同様である。この素子では
ショットキバリアによる変調とともに、ａ−５ｉ−Ｈの
ｐｉｎ接合による変調も同時にかけることにより、電流
の制御を更に効果的に行っているものである。
ａ電極１４およびａ−８ｉ：Ｈ（ｐ）層１３を堆積した
点を除いて第３図の実施例と同様である。この素子では
ショットキバリアによる変調とともに、ａ−５ｉ−Ｈの
ｐｉｎ接合による変調も同時にかけることにより、電流
の制御を更に効果的に行っているものである。
本実施例においてもプレーナ構造のメリットは維持され
ておりプロセス上有利な構成となっている。
ておりプロセス上有利な構成となっている。
実施例３：
第５図は本発明の別の実施例を示したものである。ガラ
ス基板上にまずゲート電極１２としてＣｒ層を０．１
μｍの厚さにス、バッタ法ににり堆積した後バターニン
グを施す、ついでプラズマＣＶＤ法によりａ Ｓ ｉ
： Ｈ（１） １３． ａ−５ｉ：Ｈ（ｎ）層１５を
それぞれ０．２ ７１ｍ。
ス基板上にまずゲート電極１２としてＣｒ層を０．１
μｍの厚さにス、バッタ法ににり堆積した後バターニン
グを施す、ついでプラズマＣＶＤ法によりａ Ｓ ｉ
： Ｈ（１） １３． ａ−５ｉ：Ｈ（ｎ）層１５を
それぞれ０．２ ７１ｍ。
０．０５ μｍｊ４Ｈ！する。ソースおよびドレイン電
極８，９としてはＣｒを用いた。
極８，９としてはＣｒを用いた。
動作は上記実施例と同様にデプリーション形のＦＥＴで
あり、ゲート電極に負電圧を加えることによりドレイン
電流を制御することが可能である。
あり、ゲート電極に負電圧を加えることによりドレイン
電流を制御することが可能である。
第６図は本実施例の一変形を示したものである。
ゲート電極１２上にアモルファスのａ −Ｓ ｉ Ｃ：
Ｈ（ｉ）１７を堆積したのち、 ａ−５ｉ ：Ｉ−Ｉ
（ｎ）１５ ｖ ａ Ｓ ｘ ： Ｈ（ｎ ” ）
５を堆積する。ａ−５ｉＣを堆積はプラズマＣＶＤ法
により、導入ガスをＳｉＨ＋とＣＨ，を用いて行なった
。動作は上記第５図の実施例の゛素子と同様である。
Ｈ（ｉ）１７を堆積したのち、 ａ−５ｉ ：Ｉ−Ｉ
（ｎ）１５ ｖ ａ Ｓ ｘ ： Ｈ（ｎ ” ）
５を堆積する。ａ−５ｉＣを堆積はプラズマＣＶＤ法
により、導入ガスをＳｉＨ＋とＣＨ，を用いて行なった
。動作は上記第５図の実施例の゛素子と同様である。
実施例４：
第７図は本発明の別の実施例を示したもので。
ａ−３ｉ ：Ｈ（ｎ” ）層５を後からつける工程によ
って作製するものである。
って作製するものである。
このためには上記実施例と同様にａ−５ｉ：Ｈ（ｉ）３
ａ、ａ−８ｉ ：Ｈ（ｎ）１５．ａ−８ｉ：Ｈ（ｉ）３
ｂをこの順に堆積した後、Ｃｒ層をゲート電極用金属１
６として蒸着する。ゲート電極用加工を行い、ａ−８ｉ
：Ｈ層３ｂをドライエッチによりＢ−３１： Ｈ（ｎ
） Ｘｉ １５に達するまでエツチングする。ホトレジ
ス１−を残したまま二０層５を堆積し、リフトオフ法に
よりソース、ドレイン領域以外のｎ”Ｈをエッチオフす
る。ソース。
ａ、ａ−８ｉ ：Ｈ（ｎ）１５．ａ−８ｉ：Ｈ（ｉ）３
ｂをこの順に堆積した後、Ｃｒ層をゲート電極用金属１
６として蒸着する。ゲート電極用加工を行い、ａ−８ｉ
：Ｈ層３ｂをドライエッチによりＢ−３１： Ｈ（ｎ
） Ｘｉ １５に達するまでエツチングする。ホトレジ
ス１−を残したまま二０層５を堆積し、リフトオフ法に
よりソース、ドレイン領域以外のｎ”Ｈをエッチオフす
る。ソース。
ドレイン電極８，９はＴａ層により形成し、Ｃｒ１６と
の選択エッチを可能としている。
の選択エッチを可能としている。
本発明によればａ−５ｉ：Ｈと金属界面のショットキバ
リアをゲートとして利用するため、安定かつＯＮ電流の
大きい薄膜トランジスタが形成できるため、液晶ドライ
ブ用アレイ等に用いるスイッチ素子の面精を小さくでき
るので高い歩留りでアレイを形成でき極めて効果的であ
る。一本実施例においては半導体としてはａＪ −Ｓ
１ ：Ｈを主、として説明したが、これはａ；Ｓｉ：Ｈ
あるいはａ −５ｉＧａ等の材料であっても同様の効果
が期待できる。
リアをゲートとして利用するため、安定かつＯＮ電流の
大きい薄膜トランジスタが形成できるため、液晶ドライ
ブ用アレイ等に用いるスイッチ素子の面精を小さくでき
るので高い歩留りでアレイを形成でき極めて効果的であ
る。一本実施例においては半導体としてはａＪ −Ｓ
１ ：Ｈを主、として説明したが、これはａ；Ｓｉ：Ｈ
あるいはａ −５ｉＧａ等の材料であっても同様の効果
が期待できる。
またゲート電極としてはａ−５ｉ：Ｈと金属の界面反応
層（特願昭４０−１６４５９号）を単独で用いることも
可能であり同様な特性が得られる。この場合金属を堆積
し熱処理した後、金属を除去する。
層（特願昭４０−１６４５９号）を単独で用いることも
可能であり同様な特性が得られる。この場合金属を堆積
し熱処理した後、金属を除去する。
さらにこの界面反応層は光の透明電極として動作するの
で、第８図に示す構造で光センサをかねるＴＰＴあるい
はホトトランジスタとしても動作させることが出来、広
い応用分野をもつものである。
で、第８図に示す構造で光センサをかねるＴＰＴあるい
はホトトランジスタとしても動作させることが出来、広
い応用分野をもつものである。
ゲート用金属としてはＣｒ％Ｔａ以外にＭｏ。
Ｗ、Ｐｔ、Ｃｏ、Ｎｉ、Ｔｉ、Ｖ、Ｚｒ、Ｎｂ。
Ｈｆ、Ｐｄ、Ｒｈ、Ｃｏ等を用いることができる。
第１図は従来の薄膜トランジスタの断面図、第２図〜第
°８図は本発明の実施例を示す薄膜トランジスタの断面
図である。 １・・・ガラス基板、２・・・ゲート領域、３，３ａ。 ３ ｂ ・・・絶ａ膜、 ４・・・ａ−Ｓ ｉ ：’Ｈ
（ｉ） 、 ５−ａ −−５ｉ ： Ｈ（ｎ” ） 、
６−−−Ｃｒ、７ ・Ａ 崖、８・・・ソース電極、
９・・・ドレイン電極、１０・・・ａ−ｓｉ：Ｈ（ｎ）
、１１，１２・”ゲート塩４Ｍ、 １３− ａ −
８ｉ ： Ｈ（Ｐ） 、 １４−Ｔ ａ、１５−ａ−８
ｉ：Ｈ（ｎ）、１７−ａ−８ｉＣ（ｉ） 、１９−ａ−
第 １ 図 ｇｚ 図 烹 ３ 図 第４図 茗 ７ 図
°８図は本発明の実施例を示す薄膜トランジスタの断面
図である。 １・・・ガラス基板、２・・・ゲート領域、３，３ａ。 ３ ｂ ・・・絶ａ膜、 ４・・・ａ−Ｓ ｉ ：’Ｈ
（ｉ） 、 ５−ａ −−５ｉ ： Ｈ（ｎ” ） 、
６−−−Ｃｒ、７ ・Ａ 崖、８・・・ソース電極、
９・・・ドレイン電極、１０・・・ａ−ｓｉ：Ｈ（ｎ）
、１１，１２・”ゲート塩４Ｍ、 １３− ａ −
８ｉ ： Ｈ（Ｐ） 、 １４−Ｔ ａ、１５−ａ−８
ｉ：Ｈ（ｎ）、１７−ａ−８ｉＣ（ｉ） 、１９−ａ−
第 １ 図 ｇｚ 図 烹 ３ 図 第４図 茗 ７ 図
Claims (1)
- 【特許請求の範囲】 １、ソース、ドレイン、ゲートからなるアモルフアスシ
ンコンをベースとした薄膜トランジスタにおいて、金属
と該アモルファスシリコンをベースとする材料の間のシ
ョットキ障壁をゲートとして用いることを特徴とする薄
膜トランジスタ。 ２、前記金属膜がＣｒ、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、Ｎｉ、
Ｐｔ、Ｖ、Ｚｒ、Ｎｂ、Ｈｆ、Ｐｄ、Ｒｈ、Ｃｏの群か
ら選ばれた少なくとも一者を含有する金属膜であること
を特徴とする特許請求の範囲第１項記載の薄膜トランジ
スタ。 ３、前記金属膜が第２項記載の金属群から選ばれた一者
を含有する金属膜であり、直接半導体に接する導体層が
当該金属膜とアモルファスシリコンとの界面反応によつ
て形成されたことを特徴とする特許請求の範囲第１項記
載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155251A JPH0815157B2 (ja) | 1984-07-27 | 1984-07-27 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155251A JPH0815157B2 (ja) | 1984-07-27 | 1984-07-27 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135565A true JPS6135565A (ja) | 1986-02-20 |
| JPH0815157B2 JPH0815157B2 (ja) | 1996-02-14 |
Family
ID=15601836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59155251A Expired - Lifetime JPH0815157B2 (ja) | 1984-07-27 | 1984-07-27 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815157B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334978A (ja) * | 1986-07-29 | 1988-02-15 | Agency Of Ind Science & Technol | 薄膜接合電界効果素子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687361A (en) * | 1979-12-19 | 1981-07-15 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS5691470A (en) * | 1979-12-25 | 1981-07-24 | Toshiba Corp | Semiconductor |
-
1984
- 1984-07-27 JP JP59155251A patent/JPH0815157B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687361A (en) * | 1979-12-19 | 1981-07-15 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS5691470A (en) * | 1979-12-25 | 1981-07-24 | Toshiba Corp | Semiconductor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334978A (ja) * | 1986-07-29 | 1988-02-15 | Agency Of Ind Science & Technol | 薄膜接合電界効果素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0815157B2 (ja) | 1996-02-14 |
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