JPS6136852A - スキヤン回路 - Google Patents
スキヤン回路Info
- Publication number
- JPS6136852A JPS6136852A JP15820684A JP15820684A JPS6136852A JP S6136852 A JPS6136852 A JP S6136852A JP 15820684 A JP15820684 A JP 15820684A JP 15820684 A JP15820684 A JP 15820684A JP S6136852 A JPS6136852 A JP S6136852A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- data
- circuit
- input
- nand circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は情報処理装置において診断等のために使用され
るスキャン回路に関する。
るスキャン回路に関する。
（ロ）従来の技術
情報処理装置の診断の一手法として、スキャン方式があ
る。これは、情報処理装置内部のフリップフロップ、ラ
ツチ、レジスタ等の回路に試験用のデータをセット（ス
キャン・イン）したり、該回路から試験用のデータを取
り出す（スキャン・アウト）ことにより、診断を行なう
ものである。
る。これは、情報処理装置内部のフリップフロップ、ラ
ツチ、レジスタ等の回路に試験用のデータをセット（ス
キャン・イン）したり、該回路から試験用のデータを取
り出す（スキャン・アウト）ことにより、診断を行なう
ものである。
そして、スキャン方式としては、対象となる各フリップ
フロップ、ラッチ等をシフトレジスタ形式に接続する診
断用のバスを用意し、診断データをビットシリアルにス
キャンインし、さらにスキャンアウトする、いわゆるシ
フトレジスタ方式が多用されている。
フロップ、ラッチ等をシフトレジスタ形式に接続する診
断用のバスを用意し、診断データをビットシリアルにス
キャンインし、さらにスキャンアウトする、いわゆるシ
フトレジスタ方式が多用されている。
第２図は、従来のスキャン基本回路の構成例であり、図
中、１〜３はアンド回路、４〜６はインバータ、７はノ
ア回路、８〜１１はナンド回路。
中、１〜３はアンド回路、４〜６はインバータ、７はノ
ア回路、８〜１１はナンド回路。
ＤＡＴＡはデータ入力、ＣＬＫは通常動作用のクロック
、ＳＤｉはスキャンインデータ、ＡとＢはスキャン動作
用のクロック、 Ｑ、 Ｑは出力である。
、ＳＤｉはスキャンインデータ、ＡとＢはスキャン動作
用のクロック、 Ｑ、 Ｑは出力である。
なお、Ｑは通常出力データとしても、スキャンアウトデ
ータ（ＳＤＯ）としても用いられる。
ータ（ＳＤＯ）としても用いられる。
第３図は、第２図図示従来例における通常動作時のタイ
ミングチャートを示す図である。通常動作時においては
、スキャン動作用のクロックＡ。
ミングチャートを示す図である。通常動作時においては
、スキャン動作用のクロックＡ。
Ｂは常時ＩＴ Ｉ １１とされており、通常動作用クロ
ックＣＬＫの立下がり時点に、入力データＤＡＴＡが図
示Ｑ。点に現われ、該クロックＣＬＫの立上り時点に、
Ｑ、１点のデータがナンド回路１１の出力Ｑとして出力
される。
ックＣＬＫの立下がり時点に、入力データＤＡＴＡが図
示Ｑ。点に現われ、該クロックＣＬＫの立上り時点に、
Ｑ、１点のデータがナンド回路１１の出力Ｑとして出力
される。
第４図は、２図図示従来例におけるスキャン動作時のタ
イミングチャートを示す図である。スキャン動作時にお
いては、通常動作用のクロックＣＬ、には常時ＩＩ Ｉ
Ｉ＋とされている。そして、スキャンインデータＳＤ
ｉとスキャン動作用クロックＡ。
イミングチャートを示す図である。スキャン動作時にお
いては、通常動作用のクロックＣＬ、には常時ＩＩ Ｉ
Ｉ＋とされている。そして、スキャンインデータＳＤ
ｉとスキャン動作用クロックＡ。
Ｂとの位相関係は第４図図示の如く構成されており、ま
ず、クロックＡの立下り時点にスキャンインデータＳＤ
ｉが第２図図示Ｑ１，１点に現われ、次に、クロックＢ
の立上り時点にＱＩ、１点のデータがナンド回路１１の
出力Ｑ （ＳＤＯ）にスキャンアウトデータとして出力
される。
ず、クロックＡの立下り時点にスキャンインデータＳＤ
ｉが第２図図示Ｑ１，１点に現われ、次に、クロックＢ
の立上り時点にＱＩ、１点のデータがナンド回路１１の
出力Ｑ （ＳＤＯ）にスキャンアウトデータとして出力
される。
（ハ）発明が解決しようとする問題点
第２図に示す従来の回路は、回路素子１〜３゜６．７か
らなるマスク側ラツチと回路素子８〜１１からなるスレ
ーブ側ラツチとを有するマスク・スレーブ形式のフリッ
プフロップとして構成されており、このため、 ■ スピードが遅い。
らなるマスク側ラツチと回路素子８〜１１からなるスレ
ーブ側ラツチとを有するマスク・スレーブ形式のフリッ
プフロップとして構成されており、このため、 ■ スピードが遅い。
■ ゲート数が多い。
■ スキャンクロックが２本必要。
等の問題点があり、装置設計において、診断能力と装置
性能とのトレードオツに悩んでいた。
性能とのトレードオツに悩んでいた。
（ニ）問題点を解決するための手段
上記問題点を解決するために本発明によるスキャン回路
は、互いにその出力が相手回路の入力部に入力される第
１のナンド回路と第２のナンド回路とからなる第１の７
ソチ回路部と、互いにその出力が相手回路の入力部に入
力される第３のナンド回路と第４のナンド回路とからな
る第２のう・ノア回路部と、互いにその出力が相手回路
の入力部に入力される第５のナンド回路と第６のナンド
回路とからなる第５のラツチ回路部と、スキャンモード
信号によって通常データとスキャンインデータのいずれ
かを選択して上記第１のナンド回路に入力 舒午芋ｉ響呼る入力データ切替回路部とをそなえるとと
もに、上記第１のナンド回路の出力を上記第４のナンド
回路に入力し、上記第２のナンド回路の出力を上記第５
のナンド回路に入力し、上記第３のナンド回路の出力を
上記第２のナンド回路および上記第６のナンド回路に入
力し、さらに、通常クロックおよびスキャンクロ・ツク
を共に上記第２のナンド回路および第３のナンド回路の
双方に入力するよう構成し、通常動作時には上記スキャ
ンクロツタを論理ＩＴ Ｉ １１に固定するとともに」
ビ記入カデータ切替回路部を介して通常データを上記第
１のナンド回路に入力せしめ、スキャン動作時には上記
通常クロックを論理′″１″に固定するとともに上記入
力データ切替回路部を介してスキャンインデータを上記
第１のナンド回路に入力せしめ、上記第３のラツチ回路
部より通常出力データまたはスキャンアウトデータを取
り出すように構成したことを特徴とする。
は、互いにその出力が相手回路の入力部に入力される第
１のナンド回路と第２のナンド回路とからなる第１の７
ソチ回路部と、互いにその出力が相手回路の入力部に入
力される第３のナンド回路と第４のナンド回路とからな
る第２のう・ノア回路部と、互いにその出力が相手回路
の入力部に入力される第５のナンド回路と第６のナンド
回路とからなる第５のラツチ回路部と、スキャンモード
信号によって通常データとスキャンインデータのいずれ
かを選択して上記第１のナンド回路に入力 舒午芋ｉ響呼る入力データ切替回路部とをそなえるとと
もに、上記第１のナンド回路の出力を上記第４のナンド
回路に入力し、上記第２のナンド回路の出力を上記第５
のナンド回路に入力し、上記第３のナンド回路の出力を
上記第２のナンド回路および上記第６のナンド回路に入
力し、さらに、通常クロックおよびスキャンクロ・ツク
を共に上記第２のナンド回路および第３のナンド回路の
双方に入力するよう構成し、通常動作時には上記スキャ
ンクロツタを論理ＩＴ Ｉ １１に固定するとともに」
ビ記入カデータ切替回路部を介して通常データを上記第
１のナンド回路に入力せしめ、スキャン動作時には上記
通常クロックを論理′″１″に固定するとともに上記入
力データ切替回路部を介してスキャンインデータを上記
第１のナンド回路に入力せしめ、上記第３のラツチ回路
部より通常出力データまたはスキャンアウトデータを取
り出すように構成したことを特徴とする。
（ホ）作用
本発明によるスキャン回路は、Ｄ型上・ノジトリガタイ
プのフリップフロップを基本としており、クロック入力
から出力までのゲート段数を２段（従来、４〜５段）と
高速化し、論理構成上もゲート数を１０ゲート（従来は
１１ゲート）と減少させている。
プのフリップフロップを基本としており、クロック入力
から出力までのゲート段数を２段（従来、４〜５段）と
高速化し、論理構成上もゲート数を１０ゲート（従来は
１１ゲート）と減少させている。
（へ）実施例
第１図は、本発明による１実施例のスキャン回路であり
、図中、２１〜２９はナンド回路、３０はインバータ、
ＣＬＫは通常動作用のクロック。
、図中、２１〜２９はナンド回路、３０はインバータ、
ＣＬＫは通常動作用のクロック。
５ＣＡＮ ＣＬＫはスキャン動作用のクロック。
ＤＡＴＡは通常のデータ入力、ＳＤｉはスキャンインデ
ータ、５ＣＡＮ ＭＯＤＥはスキャンモード信号、
Ｑ、 Ｑは出力である。なお、Ｑは通常出力データとし
ても、スキャンアウトデータ（ＳＤＱ）としても用いら
れる。
ータ、５ＣＡＮ ＭＯＤＥはスキャンモード信号、
Ｑ、 Ｑは出力である。なお、Ｑは通常出力データとし
ても、スキャンアウトデータ（ＳＤＱ）としても用いら
れる。
第５図は、第１図図示実施例におけるタイミングチャー
トを示す図であり、ＤＡＴＡ、ＣＬＫ。
トを示す図であり、ＤＡＴＡ、ＣＬＫ。
Ｑの組合せは通常動作時のタイミングチャート。
ＳＤｉ、５ＣＡＮ ＣＬＫ、ＳＤＯの組合せはスキャ
ン動作時のタイミングチャートである。
ン動作時のタイミングチャートである。
通常動作時においては、５ＣＡＮ ＭＯＤＥ＝ＩＩ
Ｏ１１とされており、ナンド回路２１に対しては、通常
のデータＤＡＴＡが入力される。また、５ＣＡＮ Ｃ
ＬＫは常時ＩＩ Ｉ ＩＩとされており、通常動作用の
クロックＣＬＫのみがクロック入力される。
Ｏ１１とされており、ナンド回路２１に対しては、通常
のデータＤＡＴＡが入力される。また、５ＣＡＮ Ｃ
ＬＫは常時ＩＩ Ｉ ＩＩとされており、通常動作用の
クロックＣＬＫのみがクロック入力される。
この結果、ナンド回路２１〜２６からなるフリップフロ
ップ回路においてはクロックＣＬＫの立上り時点に、入
力データＤＡＴＡがナンド回路２６の出力Ｑとして出力
される。
ップ回路においてはクロックＣＬＫの立上り時点に、入
力データＤＡＴＡがナンド回路２６の出力Ｑとして出力
される。
ご方、スキャン動作時においては、ＳＣＡＮＭＯＤＥ＝
”１”とされており、ナンド回路２１に対しては、スキ
ャンインデータＳＤｉが入力される。また、このとき通
常動作用のクロックＣＬＫは當時ＩＩ Ｉ １１とされ
ており、スキャン動作用のクロック５ＣＡＮ ＣＬＫ
のみがクロック入力される。この結果、ナンド回路２１
〜２６からなるフリップフロップ回路においては、５Ｃ
ＡＮ ＣＬＫの立上り時点に、スキャンインデータＳ
Ｄｉがナンド回路２６の出力Ｑ （ＳＤＯ）にスキャン
アウトデータとして出力される。
”１”とされており、ナンド回路２１に対しては、スキ
ャンインデータＳＤｉが入力される。また、このとき通
常動作用のクロックＣＬＫは當時ＩＩ Ｉ １１とされ
ており、スキャン動作用のクロック５ＣＡＮ ＣＬＫ
のみがクロック入力される。この結果、ナンド回路２１
〜２６からなるフリップフロップ回路においては、５Ｃ
ＡＮ ＣＬＫの立上り時点に、スキャンインデータＳ
Ｄｉがナンド回路２６の出力Ｑ （ＳＤＯ）にスキャン
アウトデータとして出力される。
なお、本発明においては、スキャンモード（ＳＣＡＮ
ＭＯＤＥ）信号が必要であるが、本信号はスキャンを
構成する際、アーステート（ｓ ｔ ａｔｏ）のコント
ロール等に用いたりする信号で、必ず使用される信号で
あるので特別にもうける必要はなく、デメリットの要因
にはならない。
ＭＯＤＥ）信号が必要であるが、本信号はスキャンを
構成する際、アーステート（ｓ ｔ ａｔｏ）のコント
ロール等に用いたりする信号で、必ず使用される信号で
あるので特別にもうける必要はなく、デメリットの要因
にはならない。
（ト）発明の効果
本発明によれば、診断能力を落すことなく、かつスキャ
ン対象となるフリップフロップの動作速度を向上させる
ことができ、その効果は極めて大である。
ン対象となるフリップフロップの動作速度を向上させる
ことができ、その効果は極めて大である。
第２図は従来のスキャン基本回路の構成例、第３図は従
来例の通常動作時のタイミングチャート。
来例の通常動作時のタイミングチャート。
第４図は従来例のスキャン動作時のタイミングチャート
第５図は実施例のタイミングチャートである。
第５図は実施例のタイミングチャートである。
第１図において、２１〜２９はナンド回路、３０はイン
バータ、ＣＬＫは通常動作用のクロック、５ＣＡＮ
ＣＬＫはスキャン動作用のクロック、ＤＡＴＡは通常の
データ入力、ＳＤＩはスキャンインデータ、５ＣＡＮ
ＭＯＤＥはスキャンモード信号である。
バータ、ＣＬＫは通常動作用のクロック、５ＣＡＮ
ＣＬＫはスキャン動作用のクロック、ＤＡＴＡは通常の
データ入力、ＳＤＩはスキャンインデータ、５ＣＡＮ
ＭＯＤＥはスキャンモード信号である。
代理人 弁理士 検量 宏四、、部２．；戚’、４”：
；１’−：、ｉ土ｉ
；１’−：、ｉ土ｉ
Claims (1)
- 互いにその出力が相手回路の入力部に入力される第１の
ナンド回路と第２のナンド回路とからなる第１のラツチ
回路部と、互いにその出力が相手回路の入力部に入力さ
れる第３のナンド回路と第４のナンド回路とからなる第
２のラツチ回路部と、互いにその出力が相手回路の入力
部に入力される第５のナンド回路と第６のナンド回路と
からなる第３のラツチ回路部と、スキヤンモード信号に
よつて通常データとスキヤンインデータのいずれかを選
択して上記第１のナンド回路に入力する入力データ切替
回路部とをそなえるとともに、上記第１のナンド回路の
出力を上記第４のナンド回路に入力し、上記第２のナン
ド回路の出力を上記第５のナンド回路に入力し、上記第
３のナンド回路の出力を上記第２のナンド回路および上
記第６のナンド回路に入力し、さらに、通常クロツクお
よびスキヤンクロツクを共に上記第２のナンド回路およ
び第３のナンド回路の双方に入力するよう構成し、通常
動作時には上記スキヤンクロツクを論理“１”に固定す
るとともに上記入力データ切替回路部を介して通常デー
タを上記第１のナンド回路に入力せしめ、スキヤン動作
時には上記通常クロツクを論理“１”に固定するととも
に上記入力データ切替回路部を介してスキヤンインデー
タを上記第１のナンド回路に入力せしめ、上記第３のラ
ツチ回路部より通常出力データまたはスキヤンアウトデ
ータを取り出すように構成したことを特徴とするスキヤ
ン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15820684A JPS6136852A (ja) | 1984-07-28 | 1984-07-28 | スキヤン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15820684A JPS6136852A (ja) | 1984-07-28 | 1984-07-28 | スキヤン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6136852A true JPS6136852A (ja) | 1986-02-21 |
Family
ID=15666599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15820684A Pending JPS6136852A (ja) | 1984-07-28 | 1984-07-28 | スキヤン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6136852A (ja) |
-
1984
- 1984-07-28 JP JP15820684A patent/JPS6136852A/ja active Pending
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