JPS6139742A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS6139742A JPS6139742A JP15890884A JP15890884A JPS6139742A JP S6139742 A JPS6139742 A JP S6139742A JP 15890884 A JP15890884 A JP 15890884A JP 15890884 A JP15890884 A JP 15890884A JP S6139742 A JPS6139742 A JP S6139742A
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- JP
- Japan
- Prior art keywords
- unit
- transmission line
- transmission
- controlled
- input buffer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
、この発明はデータ伝送装置に関し、具体的には大形調
光装置の各調光ユニットなどの複数の被制御ユニットに
対し、制御卓側から、制御データを伝゛ 送するた
めのデータ伝送装置に関する。
光装置の各調光ユニットなどの複数の被制御ユニットに
対し、制御卓側から、制御データを伝゛ 送するた
めのデータ伝送装置に関する。
〔従来技術〕、。
複数の被制御ユニットを納めたユニットラックと、これ
ら被制御ユニットの夫々に制御データを与える操作卓と
の間を、チャンネル数よ９１本多い伝送線を用いて接続
し、これら伝送線を介して制御データをアナログ信号と
して伝送する方式が従来から調光制御システムで行なわ
れてきたが１、この方式ではユニットチャンネル数の増
加に伴って使用する伝送線の本数が極めて多くなり、従
うてその省線化が検討されている。例えばこの省線化対
策のひとつとして、制御卓側で制御データをＡ？ラレル
ーシリアル変換し、てから伝送線に送り出し、受信側で
再びパラレル信号に戻す方式が考えられるが、この場合
、調光装置の制御卓のＣＰＵ側から堺られてくる制御デ
ータは周期が一定ではなく、入出力間の応答時間が規定
されている調光装置では、この制御で一夕を伝送線に一
定周期で伝送し、全体としての入出力間を非周期で伝送
するが、このためには第２図に示すように送信側のノや
ラレルーシリアル変換器１の手前に入力バッファメモリ
２が必要であり、入力バッファメモリの容量として、全
ての被制御ユニットに共通のひとつの入力くぐッファを
使用すそと、例えばＦＩＦＯメモリを入カパッファに用
いた場合、一定時間内にメモリに入力されるデータ数と
メモリから出力されるデータ数との差に相当する膨大な
容量が必要となって駁まうという問題点が生じる。この
人カパッファメモリの容量を減少するためには伝送速度
を、速くする必要があり、これまた使用部品・線路の高
速化への対応をはじめ多くの問題点を生じる。
ら被制御ユニットの夫々に制御データを与える操作卓と
の間を、チャンネル数よ９１本多い伝送線を用いて接続
し、これら伝送線を介して制御データをアナログ信号と
して伝送する方式が従来から調光制御システムで行なわ
れてきたが１、この方式ではユニットチャンネル数の増
加に伴って使用する伝送線の本数が極めて多くなり、従
うてその省線化が検討されている。例えばこの省線化対
策のひとつとして、制御卓側で制御データをＡ？ラレル
ーシリアル変換し、てから伝送線に送り出し、受信側で
再びパラレル信号に戻す方式が考えられるが、この場合
、調光装置の制御卓のＣＰＵ側から堺られてくる制御デ
ータは周期が一定ではなく、入出力間の応答時間が規定
されている調光装置では、この制御で一夕を伝送線に一
定周期で伝送し、全体としての入出力間を非周期で伝送
するが、このためには第２図に示すように送信側のノや
ラレルーシリアル変換器１の手前に入力バッファメモリ
２が必要であり、入力バッファメモリの容量として、全
ての被制御ユニットに共通のひとつの入力くぐッファを
使用すそと、例えばＦＩＦＯメモリを入カパッファに用
いた場合、一定時間内にメモリに入力されるデータ数と
メモリから出力されるデータ数との差に相当する膨大な
容量が必要となって駁まうという問題点が生じる。この
人カパッファメモリの容量を減少するためには伝送速度
を、速くする必要があり、これまた使用部品・線路の高
速化への対応をはじめ多くの問題点を生じる。
尚、第２図で符号３はライントライバである。
この発明は、前述の諸問題点に鑑みてなされたもので、
伝送線゛１線当シの伝送速度を高めずにしかも人カバ・
７・メーノに大容量メ゛すを使用せずにすむデータ伝送
装置を提供することを目的とするものである。
伝送線゛１線当シの伝送速度を高めずにしかも人カバ・
７・メーノに大容量メ゛すを使用せずにすむデータ伝送
装置を提供することを目的とするものである。
前記の目的を達成するためにこの発明では、制御データ
を入力バッファメモリを介して複数の被制御ユニットに
伝送するデータ伝送装置において、１つ以上の被制御ユ
ニット毎に対応させて複数の入力バッファメモリを設け
ることにより制御データを各ユ゛ニットに分割して伝送
する伝送系を形成し、さらに制御データをアドレスデコ
ードして各人カパッファメモリへ対応するアドレス内容
の制御データを割り振るバッファ選択手段を設けたもの
であり、各人カパッファメモリに入力する制御データ数
を分割数に応じて少なくし、伝送線１線当りのデータ伝
送速度を高めるとと々く、入力バッファメモリとして比
較的容量の少ない安価なメモリデバイスを使用できるよ
うにしたものである。
を入力バッファメモリを介して複数の被制御ユニットに
伝送するデータ伝送装置において、１つ以上の被制御ユ
ニット毎に対応させて複数の入力バッファメモリを設け
ることにより制御データを各ユ゛ニットに分割して伝送
する伝送系を形成し、さらに制御データをアドレスデコ
ードして各人カパッファメモリへ対応するアドレス内容
の制御データを割り振るバッファ選択手段を設けたもの
であり、各人カパッファメモリに入力する制御データ数
を分割数に応じて少なくし、伝送線１線当りのデータ伝
送速度を高めるとと々く、入力バッファメモリとして比
較的容量の少ない安価なメモリデバイスを使用できるよ
うにしたものである。
この発明の実施例を図面と共に説明すれば以下の通りで
ある。
ある。
第１図において、１１，２１．３１は夫々人カパッファ
メモリ、１２，２２．３２は夫々ノやラレルーシリアル
（Ｐ／ｓ）変換器、１３ 、２３ 、３３は夫々ライン
トライバであシ、図示しない制御卓のＣＰＵ側から、ア
ドレス情報（ＡＤＨ）と制御情報（ＤＡＴＡ ）および
ストローブ・ぐルス（５ＴＲＯＢＥ ）を含む制御デー
タが送られできて、これがライントライバから伝送線４
１．４２．４３を介して図示しない複数の被制御ユニッ
トベ伝送されるようになっている。５０は上位アドレス
デコーダであり、制御データ中のアドレス情報をデコー
ドしてどの入力バッファメモリにその制御データを入力
するかを決める入力・セッファ選択信号（ＣＨＩＰ ５
ＥＬＥＣＴ ）を出力する。伝送線４１には特定アドレ
スの被制御ユニットが接続されており、伝送線４２には
別のアドレスの、そして伝送線４３にはさらに別のアド
レスの被制御ユニットがそれぞれ接続されている。この
場合、一本の伝送線にひとつの被制御ユニットが接続さ
れていても、或いはいくつかのユニットからなるグルー
プ単位で接続されていてもよく、後者′の場合はさらに
省線化できる。各伝送線に対応した入力バッファメモリ
１１，１２．１３は、各々自身に属する伝送線、例えば
メモリ１１なら伝送線４１、に接続された被制御ユニッ
トのアドレス情報を含む制御データのみを選択的に取り
込み、この選択動作は前述アドレスデコーダ５０からの
選択信号（ＣＨＩＰ ５ＥＬＥによって書込み状態とす
る入力バッファメモリを選択することにより行なわれる
。このため各人カパッファメモリには全体の制御データ
のうちの一部が割り振られて入力されるので各メモリ当
りの入力データ数は全制御データ数の分割相当分に減少
し、個々のメモリ容量を小さなものとすることができる
。各人カパッファメモリから出力されるアドレス情報と
制御情報はＰβ変換器１２，２２．３２をそれぞれ介し
てライントライバ１３．２３．３３にシリアル信号とし
て入力され、各ドライバで電力増巾されたのち各伝送線
４１，４２゜４３を介して被制御ユニットへ伝送される
。
メモリ、１２，２２．３２は夫々ノやラレルーシリアル
（Ｐ／ｓ）変換器、１３ 、２３ 、３３は夫々ライン
トライバであシ、図示しない制御卓のＣＰＵ側から、ア
ドレス情報（ＡＤＨ）と制御情報（ＤＡＴＡ ）および
ストローブ・ぐルス（５ＴＲＯＢＥ ）を含む制御デー
タが送られできて、これがライントライバから伝送線４
１．４２．４３を介して図示しない複数の被制御ユニッ
トベ伝送されるようになっている。５０は上位アドレス
デコーダであり、制御データ中のアドレス情報をデコー
ドしてどの入力バッファメモリにその制御データを入力
するかを決める入力・セッファ選択信号（ＣＨＩＰ ５
ＥＬＥＣＴ ）を出力する。伝送線４１には特定アドレ
スの被制御ユニットが接続されており、伝送線４２には
別のアドレスの、そして伝送線４３にはさらに別のアド
レスの被制御ユニットがそれぞれ接続されている。この
場合、一本の伝送線にひとつの被制御ユニットが接続さ
れていても、或いはいくつかのユニットからなるグルー
プ単位で接続されていてもよく、後者′の場合はさらに
省線化できる。各伝送線に対応した入力バッファメモリ
１１，１２．１３は、各々自身に属する伝送線、例えば
メモリ１１なら伝送線４１、に接続された被制御ユニッ
トのアドレス情報を含む制御データのみを選択的に取り
込み、この選択動作は前述アドレスデコーダ５０からの
選択信号（ＣＨＩＰ ５ＥＬＥによって書込み状態とす
る入力バッファメモリを選択することにより行なわれる
。このため各人カパッファメモリには全体の制御データ
のうちの一部が割り振られて入力されるので各メモリ当
りの入力データ数は全制御データ数の分割相当分に減少
し、個々のメモリ容量を小さなものとすることができる
。各人カパッファメモリから出力されるアドレス情報と
制御情報はＰβ変換器１２，２２．３２をそれぞれ介し
てライントライバ１３．２３．３３にシリアル信号とし
て入力され、各ドライバで電力増巾されたのち各伝送線
４１，４２゜４３を介して被制御ユニットへ伝送される
。
この発明によれば、以上に述べたように伝送線一本当シ
の伝送速度を高めることなしに入力バッファメモリとし
て小容量メモリを用いて構成できるようにカリ、小容量
メモリを複数個使用子るほうが同じ合計容量なら大容量
メモリをひとつ使用するより安価となるし、また保守面
でも有利であるほか、応答時間も同等にすることが可能
である。
の伝送速度を高めることなしに入力バッファメモリとし
て小容量メモリを用いて構成できるようにカリ、小容量
メモリを複数個使用子るほうが同じ合計容量なら大容量
メモリをひとつ使用するより安価となるし、また保守面
でも有利であるほか、応答時間も同等にすることが可能
である。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明に対する比較例を示すブロック図である。 １１．２１．３１・・・入力バッファメモリ、１．２
、２２ 。 ３２・・・ノクラレルーシリアル変換器、１３，２３．
３３・・・ライントライバ、４１，４２．４３・・・伝
送線、５０・・・上位アドレスデコーダ。 特許出願人 東芝電材株式会社 代理人 弁理士 伊 東 辰 雄 代理人 弁理士 伊 東 哲 也 手続補正書（自発） 昭和５９年８月３１日
本発明に対する比較例を示すブロック図である。 １１．２１．３１・・・入力バッファメモリ、１．２
、２２ 。 ３２・・・ノクラレルーシリアル変換器、１３，２３．
３３・・・ライントライバ、４１，４２．４３・・・伝
送線、５０・・・上位アドレスデコーダ。 特許出願人 東芝電材株式会社 代理人 弁理士 伊 東 辰 雄 代理人 弁理士 伊 東 哲 也 手続補正書（自発） 昭和５９年８月３１日
Claims (1)
- 制御データを入力バッファメモリを介して複数の被制御
ユニットに伝送するデータ伝送装置において、１つ以上
の被制御ユニット毎に対応させて複数の入力バッファメ
モリを設けることにより制御データを各ユニットに分割
して伝送する伝送系を形成し、さらに制御データをアド
レスデコードして各入力バッファメモリへ対応するアド
レス内容の制御データを割り振るバッファ選択手段を設
けたことを特徴とするデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15890884A JPS6139742A (ja) | 1984-07-31 | 1984-07-31 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15890884A JPS6139742A (ja) | 1984-07-31 | 1984-07-31 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139742A true JPS6139742A (ja) | 1986-02-25 |
Family
ID=15681975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15890884A Pending JPS6139742A (ja) | 1984-07-31 | 1984-07-31 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139742A (ja) |
-
1984
- 1984-07-31 JP JP15890884A patent/JPS6139742A/ja active Pending
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