JPS6140047A - 半導体素子搭載用パツケ−ジ - Google Patents
半導体素子搭載用パツケ−ジInfo
- Publication number
- JPS6140047A JPS6140047A JP16208784A JP16208784A JPS6140047A JP S6140047 A JPS6140047 A JP S6140047A JP 16208784 A JP16208784 A JP 16208784A JP 16208784 A JP16208784 A JP 16208784A JP S6140047 A JPS6140047 A JP S6140047A
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- JP
- Japan
- Prior art keywords
- insulating layer
- penetrating hole
- metal plate
- semiconductor element
- plate
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/6875—Shapes or dispositions thereof being on a metallic substrate, e.g. insulated metal substrates [IMS]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/44—Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits
- H05K3/445—Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits having insulated holes or insulated via connections through the metal core
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Insulated Metal Substrates For Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野・）
本発明は半導体素子搭載用パッケージの改良に関する。
（従来技術とその問題点）
・従来、半導体素子をプリン、ト配線板上に搭載するに
は、セラミック製のチップキャリアもしくはセラミック
製のパッケージを介して搭載する方法−が一般的であっ
た。しかし一般的に使用されている高アルミナ質セラミ
ック（以下セラミックとする）は誘電率が約９と高くこ
のため近年の演算速度の超高速化においては信号遅れが
大きいため好ましい材料ではなかった。一方ガラスエポ
キシ配線板は誘電率が５程度で配線の浮遊容量による信
号波形のくずれはセラミックより少ないもののセラミッ
クに比べ耐熱性が低い、熱伝導率が低い。
は、セラミック製のチップキャリアもしくはセラミック
製のパッケージを介して搭載する方法−が一般的であっ
た。しかし一般的に使用されている高アルミナ質セラミ
ック（以下セラミックとする）は誘電率が約９と高くこ
のため近年の演算速度の超高速化においては信号遅れが
大きいため好ましい材料ではなかった。一方ガラスエポ
キシ配線板は誘電率が５程度で配線の浮遊容量による信
号波形のくずれはセラミックより少ないもののセラミッ
クに比べ耐熱性が低い、熱伝導率が低い。
という欠点を有しておシ実装の高密度化には限界があっ
た。
た。
一方シリコンチップをプリント配線板上に直接搭載する
方法も試みられているがチップキャリア・を介したもの
が殆んどであシ入出力の端子数が多いものはビングリッ
ドアレイ型パッケージとなシ前述のセラミックに起因す
る欠点はさけられない。
方法も試みられているがチップキャリア・を介したもの
が殆んどであシ入出力の端子数が多いものはビングリッ
ドアレイ型パッケージとなシ前述のセラミックに起因す
る欠点はさけられない。
また半導体素子が配線板の電気信号によシ誤動作するの
でアース回路を設けなければならない。
でアース回路を設けなければならない。
しかし上記のような配線板ではすべての回路に対してそ
れぞれ別個にアース回路を設けなければならないという
欠点があった。
れぞれ別個にアース回路を設けなければならないという
欠点があった。
（発明の目的）
本発明はこれらの欠点のない半導体素子搭載用パッケー
ジを提供することを目的とするものである。
ジを提供することを目的とするものである。
（発明の構成）
本発明者らは上記の欠点について種々検討した結果、半
導体素子搭載側パッケージの構造を下記の如く金属板の
半導体素子を搭載する部分および蓋を接合する部分以外
の部分に貫通孔を設け、この貫通孔および半導体素子を
搭載する部分並びに蓋を接合する部分を除く金属板の表
面に形成された絶縁層、かつ前記表面の絶縁層上に形成
された電気回路、前記貫通孔に形成された絶縁層には金
′肩板と絶縁され前記電気回路と導通するよう絶縁層
を貫通して形成された導電層および金属板と導通するよ
う絶縁層を貫通して形成された導電層。
導体素子搭載側パッケージの構造を下記の如く金属板の
半導体素子を搭載する部分および蓋を接合する部分以外
の部分に貫通孔を設け、この貫通孔および半導体素子を
搭載する部分並びに蓋を接合する部分を除く金属板の表
面に形成された絶縁層、かつ前記表面の絶縁層上に形成
された電気回路、前記貫通孔に形成された絶縁層には金
′肩板と絶縁され前記電気回路と導通するよう絶縁層
を貫通して形成された導電層および金属板と導通するよ
う絶縁層を貫通して形成された導電層。
該それぞれの導電層と接して挿入固着された接続ビン、
金属板に接合された蓋とからなる構造としたところ、防
電率が５程度で、耐熱性および熱伝導率がガラスエポキ
シ配線板に比べ高く、高発熱密度の素子も搭載可能であ
るととが確認された。
金属板に接合された蓋とからなる構造としたところ、防
電率が５程度で、耐熱性および熱伝導率がガラスエポキ
シ配線板に比べ高く、高発熱密度の素子も搭載可能であ
るととが確認された。
また配線板の電気信号による誤動作が生じないことも確
認された。
認された。
本発明は金属板の半導体素子を搭載する部分および蓋を
接合する部分以外の部分に設けられた貫通孔、この貫通
孔および半導体素子を搭載する部分並びに蓋を接合する
部分を除く金属板の表面に形成された絶縁層、かつ前記
表面の絶縁層上に形成された電気回路、前記貫通孔に形
成された絶縁層には金属板と絶縁され前記電気回路と導
通するよう絶縁層を貫通して形成された導電層および金
属板と導通するよう絶縁層を貫通して形成された導電層
、該それぞれの導電層と接して挿入固着された接続ビン
、金属板に接合された蓋とからなる半導体素子搭載用パ
ッケージに関する。
接合する部分以外の部分に設けられた貫通孔、この貫通
孔および半導体素子を搭載する部分並びに蓋を接合する
部分を除く金属板の表面に形成された絶縁層、かつ前記
表面の絶縁層上に形成された電気回路、前記貫通孔に形
成された絶縁層には金属板と絶縁され前記電気回路と導
通するよう絶縁層を貫通して形成された導電層および金
属板と導通するよう絶縁層を貫通して形成された導電層
、該それぞれの導電層と接して挿入固着された接続ビン
、金属板に接合された蓋とからなる半導体素子搭載用パ
ッケージに関する。
本発明において使用、される金属板は、銅、アルミニウ
ムなど熱伝導性にすぐれたものが好まましいが、搭載す
る半導体素子の大きさによシ、熱膨張係数の不一致に起
因する不都合が発生する場合にはコバール、４２合金な
ど半導体素子と熱膨張係数が近似する金属材料を使用す
ることが好ましし。
ムなど熱伝導性にすぐれたものが好まましいが、搭載す
る半導体素子の大きさによシ、熱膨張係数の不一致に起
因する不都合が発生する場合にはコバール、４２合金な
ど半導体素子と熱膨張係数が近似する金属材料を使用す
ることが好ましし。
またその金属板の厚さは特に制限はないが、放熱の効果
を考慮して０．３〜２．５閣程度のものを用いることが
好ましい。絶縁材料についても特に制限はないが、一般
にプリント配線板に使用されるガラスエポキシ複合材料
を用いることが好ましい。
を考慮して０．３〜２．５閣程度のものを用いることが
好ましい。絶縁材料についても特に制限はないが、一般
にプリント配線板に使用されるガラスエポキシ複合材料
を用いることが好ましい。
ガラス材料としてはガラス布、ガラス不織布、ガラスチ
ョップ、ガラス粉末などが単独あるいは組み合わされて
エポキシ樹脂組成物と併用される。
ョップ、ガラス粉末などが単独あるいは組み合わされて
エポキシ樹脂組成物と併用される。
特に貫通孔内を充てんするには、ガラス布、ガラス不織
布よシガラスチョップ又はガラス粉末などとエポキシ樹
脂組成物とを併用した絶縁材料を使用するのが好ましい
。貫通孔以外に形成する絶縁内 る藺、径同士のクリアランスは約０．０５ｗｎ以上ある
ことが好ましく、０．１ｍ以上あればさらに好ましい。
布よシガラスチョップ又はガラス粉末などとエポキシ樹
脂組成物とを併用した絶縁材料を使用するのが好ましい
。貫通孔以外に形成する絶縁内 る藺、径同士のクリアランスは約０．０５ｗｎ以上ある
ことが好ましく、０．１ｍ以上あればさらに好ましい。
金属板と導通する導体層は接続ビンを接続してアースを
とるため配設されるもので、少なくとも１箇所は必要で
あるがあまシ数多く配設する必要はない。また金属板と
導通する導体層は表面の絶縁層に、形成される電気回路
とは絶縁されるのが通常であるが、電気回路の設計上必
要に応じて導通される。
とるため配設されるもので、少なくとも１箇所は必要で
あるがあまシ数多く配設する必要はない。また金属板と
導通する導体層は表面の絶縁層に、形成される電気回路
とは絶縁されるのが通常であるが、電気回路の設計上必
要に応じて導通される。
接続ピン祉信号接続ピンとして用いるものであるが特殊
なものは必要とせず、従来公知のもの例えばコバール、
４２合金、５２合金等が用いられ。
なものは必要とせず、従来公知のもの例えばコバール、
４２合金、５２合金等が用いられ。
その長さについても特に制限はなく金属板に接合する蓋
と接触しない長さのものでかつ配線板の厚さよシも長い
ものを使用することが好ましい。
と接触しない長さのものでかつ配線板の厚さよシも長い
ものを使用することが好ましい。
また接続ビンは端子を半導体素子搭載側に位置するよう
導電層に挿入固着することが好ましい。
導電層に挿入固着することが好ましい。
さらに接続ヒンは挿入面着後気密接合する事が好ましく
、気密接合する方法としては融点が１５０℃以上、４０
０℃未満のろう材を用いて再溶融によシ気密接合するこ
とが好ましい。
、気密接合する方法としては融点が１５０℃以上、４０
０℃未満のろう材を用いて再溶融によシ気密接合するこ
とが好ましい。
なお上記で説明した配線板とは金属板に絶縁層。
導電層、電気回路等を形成し、導電層に接続ピンを挿入
固着した状態のものを示す。
固着した状態のものを示す。
蓋を接合する部分とは金属板の側面又は縁若しくは側面
と縁の両方を示し、蓋は半導体素子を搭載し、かつ接続
ビンの端子と電気回路とを接続した後気密接合される。
と縁の両方を示し、蓋は半導体素子を搭載し、かつ接続
ビンの端子と電気回路とを接続した後気密接合される。
接合方法については特に制限はないが、ろう材を用いて
接合する方法が最も好ましく、使用するろう材は融点が
１５０℃以上。
接合する方法が最も好ましく、使用するろう材は融点が
１５０℃以上。
４００℃未満のものを使用することが望ましく例えばＳ
ｎ、Ｐｂを主成分とするはんだ材料などが再溶融による
接合が行なえるので好ましい。
ｎ、Ｐｂを主成分とするはんだ材料などが再溶融による
接合が行なえるので好ましい。
本発明における半導体素子搭載用パッケージには半導体
装置、ネールへラドピンの端子と電気回路とを接続した
部分などは含まない。
装置、ネールへラドピンの端子と電気回路とを接続した
部分などは含まない。
（実施例）
以下実施例によシ本発明を説明する。
実施例１
所定の位置に所定の数だけ、直径１．２ ｍｍの貫通孔
（スルーホール）Ａを設けた５０Ｘ５０ｍｍの寸法で、
厚さが、１．０ ｍｍの銅板Ａを、従来公知のエボノー
ル処理によシ亜酸化銅処理をした。
（スルーホール）Ａを設けた５０Ｘ５０ｍｍの寸法で、
厚さが、１．０ ｍｍの銅板Ａを、従来公知のエボノー
ル処理によシ亜酸化銅処理をした。
次に厚さ０．２ ｍｍのガラスエポキシ積層板用プリプ
レグ材料（以下プリプレグ材料とする）を２Ｘ２ｗｏｎ
の寸法に切断して前述の貫通孔Ａ上に置き。
レグ材料（以下プリプレグ材料とする）を２Ｘ２ｗｏｎ
の寸法に切断して前述の貫通孔Ａ上に置き。
この後２５Ｘ２５ｍｍの寸法で、厚さが５閣の銅板Ｂを
前述の亜酸化銅処理した銅板Ａの表側の表面の中央部に
乗せ、さらに上記と同じ厚さのプリプレグ材料を５０Ｘ
５０ｍｍの寸法に切断し、そしてその中央部を２５Ｘ２
５■の寸法にくシ抜き、そのくシ抜いた部分で前述の銅
板Ｂをとシまくように８枚積層しく一部は２×２Ｍの寸
法のプリプレグ材料上に重なる）、また上記と同じ厚さ
のプリプレグ材料を５０Ｘ５０ｍの寸法に切断し、それ
を銅板Ａの裏側の表面に８枚重ねて配設し、銅板Ｂを圧
着したままでプリプレグ材料を１２０’ＩＣで１時間、
さらに１６０℃で１時間、圧力２ ｋｇ／ｃｍ”の条件
で加熱、加圧せしめ９貫通孔Ａ内をプリプレグ材料で充
填して絶縁層を形成すると共に側面および銅板Ｂを設置
した以外の表面に厚さ１．０ ｍｍの絶縁層を形成した
。その後銅板Ｂを取り外し。
前述の亜酸化銅処理した銅板Ａの表側の表面の中央部に
乗せ、さらに上記と同じ厚さのプリプレグ材料を５０Ｘ
５０ｍｍの寸法に切断し、そしてその中央部を２５Ｘ２
５■の寸法にくシ抜き、そのくシ抜いた部分で前述の銅
板Ｂをとシまくように８枚積層しく一部は２×２Ｍの寸
法のプリプレグ材料上に重なる）、また上記と同じ厚さ
のプリプレグ材料を５０Ｘ５０ｍの寸法に切断し、それ
を銅板Ａの裏側の表面に８枚重ねて配設し、銅板Ｂを圧
着したままでプリプレグ材料を１２０’ＩＣで１時間、
さらに１６０℃で１時間、圧力２ ｋｇ／ｃｍ”の条件
で加熱、加圧せしめ９貫通孔Ａ内をプリプレグ材料で充
填して絶縁層を形成すると共に側面および銅板Ｂを設置
した以外の表面に厚さ１．０ ｍｍの絶縁層を形成した
。その後銅板Ｂを取り外し。
次いで１箇所だけ除いて銅板Ａに接しないように貫通孔
Ａに形成した絶縁層の中央部を超硬ドリルで直径０．６
＠ｍの貫通孔Ｂを新たに設けると共に１箇所だけ上記
と同じドリルを用いて金属板Ａに接するように貫通孔Ａ
に形成した絶縁層に貫通孔Ｃを設け、その後一般にアデ
ィティブ法と呼ばれる銅導体回路形成法によシ負通孔Ｃ
の端部周辺を除いた他の部分の表面に形成した絶縁層上
に電気回路を形成し、また貫通孔Ｂおよび貫通孔Ｃには
導電層を配設して貫通孔Ｂのみに配設した導電層を前記
電気回路と導通させた。
Ａに形成した絶縁層の中央部を超硬ドリルで直径０．６
＠ｍの貫通孔Ｂを新たに設けると共に１箇所だけ上記
と同じドリルを用いて金属板Ａに接するように貫通孔Ａ
に形成した絶縁層に貫通孔Ｃを設け、その後一般にアデ
ィティブ法と呼ばれる銅導体回路形成法によシ負通孔Ｃ
の端部周辺を除いた他の部分の表面に形成した絶縁層上
に電気回路を形成し、また貫通孔Ｂおよび貫通孔Ｃには
導電層を配設して貫通孔Ｂのみに配設した導電層を前記
電気回路と導通させた。
次に各導電層に直径が０．５８ｍｍで一方の端部をくぎ
の顆状に加工した長さ６ｍｍの５２合金のネールへラド
ビンを下部から挿入しそして端子を表側の表面に霧出さ
せた後半田にて接続し、このうち銅板Ａと導通するネー
ルヘッドビン１本をアース回路とした半導体素子搭載用
配線板を得た。
の顆状に加工した長さ６ｍｍの５２合金のネールへラド
ビンを下部から挿入しそして端子を表側の表面に霧出さ
せた後半田にて接続し、このうち銅板Ａと導通するネー
ルヘッドビン１本をアース回路とした半導体素子搭載用
配線板を得た。
この半導体素子搭載用配線板の誘電率ｔｉ、５．１でガ
ラスエポキシ配線板とほぼ同一で、また半導体素子を搭
載する部分の熱伝導率は、０．９２ｃＪＦ／（７）・秒
・℃で半導体素子の発生する熱を裏面に放熱することが
できた。また配線板の電気信号による誤動作は見られな
かった。
ラスエポキシ配線板とほぼ同一で、また半導体素子を搭
載する部分の熱伝導率は、０．９２ｃＪＦ／（７）・秒
・℃で半導体素子の発生する熱を裏面に放熱することが
できた。また配線板の電気信号による誤動作は見られな
かった。
次に前記で得た半導体素子搭載用配線板の中央部（絶縁
層を形成していない部分）に半導体素子を搭載後、直径
５０μｍ（φ）のアルミニウム線を超音波ボンダーを用
いてボンディングして前記のネールヘッドピンの端子と
電気回路とを接続し、さらにネールヘッドピンと貫通孔
Ｂおよび貫通孔Ｃに配設した導電層とを融点が１８２℃
のＳｎ：Ｐｂ＝６３ ：３７ （重量比）はんだを用い
て気密接合した。この後内径が５０．５ Ｘ ５０．５
ｍｍで高さが５■゛、肉厚０； ５ ｔｒｍの銅製の
蓋を銅板Ａの側面に融点が１８２℃のＳｎ：Ｐｂ ＝６
３ ： ３７ （重量比）はんだを用いて接合した。こ
のようにすることによシ半導体素子搭載用パッケージに
前記の半導体素子、ネールへラドピンの端子と電気回路
とを接続した部分などを気密封止することができる。気
密封止して得られたものが半導体装置である。
層を形成していない部分）に半導体素子を搭載後、直径
５０μｍ（φ）のアルミニウム線を超音波ボンダーを用
いてボンディングして前記のネールヘッドピンの端子と
電気回路とを接続し、さらにネールヘッドピンと貫通孔
Ｂおよび貫通孔Ｃに配設した導電層とを融点が１８２℃
のＳｎ：Ｐｂ＝６３ ：３７ （重量比）はんだを用い
て気密接合した。この後内径が５０．５ Ｘ ５０．５
ｍｍで高さが５■゛、肉厚０； ５ ｔｒｍの銅製の
蓋を銅板Ａの側面に融点が１８２℃のＳｎ：Ｐｂ ＝６
３ ： ３７ （重量比）はんだを用いて接合した。こ
のようにすることによシ半導体素子搭載用パッケージに
前記の半導体素子、ネールへラドピンの端子と電気回路
とを接続した部分などを気密封止することができる。気
密封止して得られたものが半導体装置である。
次に気密封止して得た半導体装置をプレッシャークツカ
ー試験機で１２０℃、２気圧（ゲージ圧）の条件で５０
０時間試験したが、アルミニウム線の腐食は見られなか
った。
ー試験機で１２０℃、２気圧（ゲージ圧）の条件で５０
０時間試験したが、アルミニウム線の腐食は見られなか
った。
実施例２
金属板として寸法が５０Ｘ５０ｍｍ、厚さが０．５ｃｍ
で表面をサンドブラストにて７．５±２八μｍの一表面
粗さに加工した後ニッケルメッキを２μｍの厚さに施し
たコバール板を使用し、そしてコバール板の縁１ｍｍに
絶縁層を形成しないで露出させ。
で表面をサンドブラストにて７．５±２八μｍの一表面
粗さに加工した後ニッケルメッキを２μｍの厚さに施し
たコバール板を使用し、そしてコバール板の縁１ｍｍに
絶縁層を形成しないで露出させ。
かつ電気回路の形成および導電層の配設をテンティング
法と呼ばれる銅導体回路形成法で行なった以外は実施例
１と同上方法で半導体素子搭載用配線板を得た。
法と呼ばれる銅導体回路形成法で行なった以外は実施例
１と同上方法で半導体素子搭載用配線板を得た。
この半導体素子搭載用配線板の誘電率は５．０で秒・℃
でニッケル板の熱伝導率と近似した値を示した。また配
線板の電気信号による誤動作は見られなかった。
でニッケル板の熱伝導率と近似した値を示した。また配
線板の電気信号による誤動作は見られなかった。
次に前記で得た半導体素子搭載用配線板の中央部に半導
体素子を搭載後、直径５０μｍ（φ）のアルミニウム線
を超音波ボンダーを用いてボンディングして前記のネー
ルヘッドピンの端子と電気回路とを接続した。この後内
径が４８Ｘ４８ｍｍで高さが５ｍｍ、肉厚０．５ ｍｍ
でつばの幅が１ｍｍの銅製の蓋をコバール板の縁に実施
例１と同じはんだを用いて接合した。この方法において
も半導体素子搭載用パッケージ内に前記の半導体素子、
ネールヘッドピンの端子と電気回路とを接続した部分な
どを気密封止することができる。気密封止して得られた
ものが半導体装置である。
体素子を搭載後、直径５０μｍ（φ）のアルミニウム線
を超音波ボンダーを用いてボンディングして前記のネー
ルヘッドピンの端子と電気回路とを接続した。この後内
径が４８Ｘ４８ｍｍで高さが５ｍｍ、肉厚０．５ ｍｍ
でつばの幅が１ｍｍの銅製の蓋をコバール板の縁に実施
例１と同じはんだを用いて接合した。この方法において
も半導体素子搭載用パッケージ内に前記の半導体素子、
ネールヘッドピンの端子と電気回路とを接続した部分な
どを気密封止することができる。気密封止して得られた
ものが半導体装置である。
次に気密封止して得た半導体装置をプレッシャークツカ
ー試験機で１２０℃、２気圧（ゲージ圧）の条件で５０
０時間試験したがアルミニウム線の腐食は見られなかっ
た。
ー試験機で１２０℃、２気圧（ゲージ圧）の条件で５０
０時間試験したがアルミニウム線の腐食は見られなかっ
た。
以上の結果から実施例１および実施例２で得られた半導
体素子搭載用配線板の熱伝導率はガラスエポキシ配線板
の５ Ｘ Ｉ ０−４ｃａ４’ ／（３・秒・℃に比べ
著しく大きい値を示すことがわかる。
体素子搭載用配線板の熱伝導率はガラスエポキシ配線板
の５ Ｘ Ｉ ０−４ｃａ４’ ／（３・秒・℃に比べ
著しく大きい値を示すことがわかる。
（発明の効果）
本発明になる半導体素子搭載用パッケージは。
Claims (1)
- １、金属板の半導体素子を搭載する部分および蓋を接合
する部分以外の部分に設けられた貫通孔、この貫通孔お
よび半導体素子を搭載する部分並びに蓋を接合する部分
を除く金属板の表面に形成された絶縁層、かつ前記表面
の絶縁層上に形成された電気回路、前記貫通孔に形成さ
れた絶縁層には金属板と絶縁され前記電気回路と導通す
るよう絶縁層を貫通して形成された導電層および金属板
と導通するよう絶縁層を貫通して形成された導電層、該
それぞれの導電層と接して挿入固着された接続ピン、金
属板に接合された蓋とからなる半導体素子搭載用パッケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16208784A JPS6140047A (ja) | 1984-07-31 | 1984-07-31 | 半導体素子搭載用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16208784A JPS6140047A (ja) | 1984-07-31 | 1984-07-31 | 半導体素子搭載用パツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6140047A true JPS6140047A (ja) | 1986-02-26 |
| JPH0548628B2 JPH0548628B2 (ja) | 1993-07-22 |
Family
ID=15747832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16208784A Granted JPS6140047A (ja) | 1984-07-31 | 1984-07-31 | 半導体素子搭載用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6140047A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01160043A (ja) * | 1987-12-16 | 1989-06-22 | Ibiden Co Ltd | 電子部品塔載用基板の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53111472A (en) * | 1977-03-01 | 1978-09-29 | Fujitsu Ltd | Printed circuit board |
| JPS5745957A (en) * | 1980-09-02 | 1982-03-16 | Matsushita Electric Ind Co Ltd | Circuit substrate and manufacture thereof |
-
1984
- 1984-07-31 JP JP16208784A patent/JPS6140047A/ja active Granted
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|---|---|---|---|---|
| JPS53111472A (en) * | 1977-03-01 | 1978-09-29 | Fujitsu Ltd | Printed circuit board |
| JPS5745957A (en) * | 1980-09-02 | 1982-03-16 | Matsushita Electric Ind Co Ltd | Circuit substrate and manufacture thereof |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01160043A (ja) * | 1987-12-16 | 1989-06-22 | Ibiden Co Ltd | 電子部品塔載用基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0548628B2 (ja) | 1993-07-22 |
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