JPS6141015B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、コンピユータシステムの異常判定
装置に関し、特にたとえば少なくとも１台の端末
機を複数のコンピユータ系のうちのいずれか１つ
で制御するようなコンピユータシステムの異常を
判定する装置に関する。

従来、コンピユータで端末機を制御する場合、
たとえば２つのコンピユータ系を備えておき、通
常はどちらか一方のコンピユータ系で端末機を制
御し、もし動作中のコンピユータ系に異常が生じ
れば他方のコンピユータ系に切換えて端末機を制
御するようなコンピユータシステムがある。とこ
ろで、このようなコンピユータシステムでは、端
末機に異常が発生した場合あるいは両方のコンピ
ユータ系に異常が発生した場合、システムの異常
と判定するようにしている。このような判定を行
なうために従来では端末機の動作を制御するコン
ピユータ以外に判定機能を有するコンピユータを
設け、該コンピユータによつて前記判定を行なつ
ていた。そのため、コンピユータシステムが高価
になつてしまうという欠点があつた。また、この
場合前記判定機能を有するコンピユータ自身の異
常も考慮にいれなければならないため、系が複雑
になるとともに判定結果の信頼性が低くなるとい
う欠点があつた。

それゆに、この発明の主たる目的は、上述のよ
うな欠点を解消し、簡単かつ安価な構成でしかも
信頼性の高い異常判定が行なえるコンピユータシ
ステムの異常判定装置を提供することである。

この発明は、要約すれば、各コンピユータ系に
自己異常検出手段と端末機異常検出手段とを設
け、自己異常検出手段出力と端末機異常検出手段
出力とに基づいてすべてのコンピユータ系が異常
のときまたは動作しているコンピユータ系が端末
機の異常を検出したときコンピユータシステムの
異常を判定するようにしたものである。

以下、図面に示す実施例とともにこの発明をよ
り具体的に説明する。

第１図はこの発明の一実施例を示す概略ブロツ
ク図である。構成において、第１のコンピユータ
１および第２のコンピユータ２は切換回路３を介
して端末機４に接続される。また、第１のコンピ
ユータ１および第２のコンピユータ２には、それ
ぞれ、駆動のための電源５および６から電力が供
給される。なお、この実施例では２台のコンピユ
ータを用いているが、さらに多くのコンピユータ
を用いるようにしてもよい。また、端末機４は複
数台あつてもよいことはもちろんである。電源５
および電源６の出力電圧は、それぞれ、電源異常
検出信号ａおよびｄとして異常判定回路７に与え
られる。また、この異常判定回路７には、第１の
コンピユータ１から端末異常検出信号ｂおよび
CPU異常検出信号ｃが与えられる。さらに、第
２のコンピユータ２から端末異常検出信号ｅおよ
びCPU異常検出信号ｆが与えられる。この異常
判定回路７の判定出力は警報装置８に与えられ
る。

動作において、切換回路３は通常どちらか一方
のコンピユータ系で端末機４を制御させる。しか
し、動作中のコンピユータ系に異常が発生すれば
他方のコンピユータ系で端末機４を制御させる。
このように、端末機４は常に正常なコンピユータ
系によつてその動作が制御される。なお、他の動
作については後述する。

第２図は第１図における第１のコンピユータ１
あるいは第２のコンピユータ２のより詳細なブロ
ツク図である。CPU９は双方向データバスを介
してメモリ１０、端末異常検出回路１１および
CPU異常検出タイマ１２に接続される。前記端
末異常検出回路１１は端末機４が正常に動作して
いるかどうかをソフト的に判定するもので、その
出力は端末異常検出信号ｂあるいはｃとして前記
異常判定回路７に与えられる。CPU異常検出タ
イマ１２はCPU９自身の異常を検出するための
ものである。すなわち、このCPU異常検出タイ
マ１２には、CPU９から一定期間毎に信号が与
えられる。そして、CPU異常検出タイマ１２は
該信号によつてリセツトされかつ前記一定期間で
はタイムアツプしないタイマを含む。このタイマ
のタイムアツプ信号はCPU異常検出信号ｃある
いはｆとして前記異常判定回路７に与えられる。

第３図は第１図における異常判定回路７の具体
的な回路例を示す図である。この第３図の構成お
よび動作を説明する前にまずシステムの異常判定
について概略的に説明する。この実施例のように
２つのコンピユータ系を使う場合、２つのコンピ
ユータ系の電源５，６両方に異常が発生すれば、
システムの異常とみなされる。また、２台のコン
ピユータのそれぞれのCPU両方に異常が発生す
れば、システムの異常とみなされる。さらに、一
方のコンピユータ系の電源に異常が発生しかつ他
方のコンピユータ系のCPUに異常が発生すれ
ば、システムの異常とみなされる。さらに、動作
中のコンピユータの端末異常検出回路１１が端末
機４の異常を検出すれば、システムの異常とみな
される。なお、電源に異常が発生しているコンピ
ユータは正常な判断を行なえないため、電源に異
常が発生しているコンピユータからの端末異常検
出信号は異常判定には用いられない。また、
CPUに異常が発生しているコンピユータは上述
と同様に、正常な判断を行なえないため、CPU
に異常が発生しているコンピユータからの端末異
常検出信号は判定には用いられない。

構成において、異常判定回路７は第１のコンピ
ユータ１のCPU異常時に端末異常の検出を禁止
する回路３１ａと、第１のコンピユータ１の電源
５の異常時に端末異常の検出を禁止する回路３２
ａと、回路３２ａの出力を反転させるインバータ
３３ａと、第１のコンピユータ１のCPU異常を
検出する回路３４ａとを含む。すなわち、これら
回路３１ａないし３４ａは第１のコンピユータ系
からの電源異常検出信号ａ、端末異常検出信号ｂ
およびCPU異常検出信号ｃを処理するための回
路である。また、異常判定回路７は回路３１ｂな
いし３４ｂを含む。これら回路３１ｂないし３４
ｂは、それぞれ、前記回路３１ａないし３４ａと
同様の機能を有し、第２のコンピユータ系からの
電源異常検出信号ｄ、端末異常検出信号ｅおよび
CPU異常検出信号ｆを処理する。

さらに、異常判定回路７は前記第１の電源異常
検出信号ａあるいは第２の電源異常検出信号ｂに
よつて後段の回路にバイアスを与えるためのバイ
アス電源供給回路３５と、前記回路３４ａ，３４
ｂおよび３５の出力を受ける第１の論理回路３６
と、前記論理回路３６の出力を反転させるインバ
ータ３７と、前記回路３５および前記３つのイン
バータ３３ａ，３３ｂ，３７の出力を受ける第２
の論理回路３３と、第２の論理回路３８の出力に
よつて警報装置８の一例のブザーを駆動させる駆
動回路３９とを含む。

第４図は第３図の回路の動作を説明するための
各部の波形を示すタイムチヤートである。なお、
電源異常検出信号ａおよびｄ、端末異常検出信号
ｂおよびｃ，CPU異常検出信号ｃおよびｆはそ
れぞれハイレベルで正常を示し、ローレベルで異
常を示すものとする。また、この第４図におい
て、接続点Ｃの電位は一方のコンピユータ系の電
源が異常でありかつ他方のコンピユータ系の
CPUが異常である場合、あるいは両方のコンピ
ユータ系のCPUが異常である場合にハイレベル
となる。また、接続点Ｈの電位は第１のコンピユ
ータ１によつて端末機４の異常が検出されたとき
ハイレベルとなる。また、接続点１の電位は第２
のコンピユータ２によつて端末機４の異常が検出
されたときハイレベルとなる。また、接続点Ｊの
電位はブザー８を鳴らすべきときローレベルとな
る。また、接続点Ｋの電位は両電源５，６が異常
の場合を除きブザー８を鳴らすべきときハイレベ
ルとなる。以下、この第４図のタイムチヤートを
参照して第３図の回路の動作について説明する。

まず、すべての電源およびCPUが正常であり
かつ端末機４も正常な場合の動作について説明す
る。この場合、回路３４ａのトランジスタ３４１
ａのベースには、抵抗３４２ａを介してハイレベ
ルの第１のCPU異常検出信号ｃが与えられてい
る。そのため、トランジスタ３４１ａは導通して
おり、接続点Ｇの電位はローレベルとなつてい
る。なお、回路３４ｂにおけるトランジスタ３４
１ｂも前記トランジスタ３４１ａと同様に導通し
ている。この接続点Ｇにおけるローレベル信号す
なわち第１の論理回路３６の出力はインバータ３
７の抵抗３７１を介してトランジスタ３７２のベ
ースに与えられる。したがつて、トランジスタ３
７２は非導通となつている。

一方、回路３１ａのトランジスタ３１１ａのベ
ースには、抵抗３１２ａを介してハイレベルの第
１の端末異常検出信号ｂが与えられる。そのた
め、トランジスタ３１１ａは導通しており、その
コレクタ出力はローレベルとなつている。このロ
ーレベルのコレクタ出力は抵抗３１３ａを介して
トランジスタ３１４ａのベースに与えられる。そ
のため、トランジスタ３１４ａは非導通となつて
いる。したがつて、回路３２ａのトランジスタ３
２１ａのベースには、抵抗３２２ａおよび３２３
ａを介してハイレベルの第１の電源異常検出信号
ａが与えられる。すなわち、トランジスタ３２１
ａは導通しており、そのコレクタ出力はローレベ
ルとなつている。このローレベルのコレクタ出力
はインバータ３３ａの抵抗３３１ａを介してトラ
ンジスタ３３２ａのベースに与えられる。したが
つて、このトランジスタ３３２ａは非導通となつ
ている。なお、回路３１ｂ，３２ｂおよびインバ
ータ３３ｂも上述と同様に動作し、インバータ３
３ｂのトランジスタ３３１ｂは非導通となつてい
る。このように、３つのインバータ３３ａ，３３
ｂ，３７の各トランジスタ３３２ａ，３３２ｂ，
３７２は非導通となつている。そのため、第２の
論理回路３８は抵抗３８１を介して前記バイアス
電源供給回路３５から与えられるハイレベル出力
を駆動回路３９の抵抗３９１を介してトランジス
タ３９２のベースに与える。そのため、トランジ
スタ３９２は導通しており、そのコレクタ出力は
ローレベルとなつている。したがつて、接続点Ｋ
における電位はローレベルとなつている。このト
ランジスタ３９２のコレクタ出力は電磁リレー３
９３におけるソレノイド３９３Ａの一方端に与え
られる。このとき、ソレノイド３９３Ａの他方端
には前記バイアス電源供給回路３５を介してハイ
レベルの信号が与えられている。したがつて、ソ
レノイド３９３Ａには電流が流れ、付勢される。
そのため、常開接点３９３Ｂは閉じられる。応じ
て、電磁リレー３９４におけるソレノイド３９４
Ａには、電源３９５を介して電流が供給され、付
勢される。したがつて、常閉接点３９４Ｂが開か
れる。そのため、ブザー８には電源３９６から電
流が供給されず、警報を発生しない。

次に、第４図において時間ｔ１からｔ８まで第
１のコンピユータ１の電源５に異常が発生した場
合を想定する。この場合、第１の電源異常検出信
号ａのローレベルに応じて第１の端末異常検出信
号ｂも第１のCPU異常検出信号ｃもローレベル
となる。そして、時間ｔ２からｔ３の間第２のコ
ンピユータ２の電源６に異常が発生したとする。
この場合、回路の全動作電圧がローレベルとな
る。そのため、電磁リレー３９３のソレノイド３
９３Ａは消勢され、常開接点３９３Ｂは開かれた
状態となる。したがつて、電磁リレー３９４のソ
レノイド３９４Ａも消勢され、常閉接点３９４Ｂ
は閉じられた状態となる。応じて、ブザー８には
電源３９６から電流が供給され、警報が発生され
る。このように、電源５および６ともに異常が発
生した場合ブザー８から警報が発生される。

次に、時間ｔ４からｔ５の間第２のコンピユー
タ２のCPUに異常が発生し、第２のCPU異常検
出信号ｆがローレベルになつた場合について説明
する。この場合、前述のように第１の電源異常検
出信号ａ、第１の端末異常検出信号ｂおよび第１
のCPU異常検出信号ｃはローレベルとなつてい
るため、インバータ３３ａのトランジスタ３３２
ａおよび回路３４ａのトランジスタ３４１ａはい
ずれも非導通となつている。一方、第２のCPU
異常検出信号ｆはローレベルのため、トランジス
タ３４１ｂは非導通となつている。このように、
トランジスタ３４１ａおよび３４１ｂは非導通と
なつているため、接続点Ｇの電位は抵抗３６１お
よびダイオード３５１を介してハイレベルの電源
異常検出信号ｄにより、ハイレベルに保たれてい
る。なお、このときローレベルの電源異常検出信
号ａはダイオード３５２によつて遮断されている
ため、バイアス電源供給回路３５の出力はハイレ
ベルとなつている。前記接続点Ｇにおけるハイレ
ベル信号、すなわち第１の論理回路３６の出力は
インバータ３７に与えられ、ローレベルに反転さ
れる。このインバータ３７のローレベル信号は第
２の論理回路３８に与えられる。したがつて、接
続点Ｊの電位はローレベルとなる。このローレベ
ル信号は抵抗３９１を介してトランジスタ３９２
のベースに与えられる。したがつて、トランジス
タ３９２は非導通となる。そのため、ソレノイド
３９３Ａには電流が流れず、消勢される。以後
は、前述と同様にソレノイド３９４Ａが消勢さ
れ、ブザー８から警報が発生される。なお、上述
の説明では第１のコンピユータ系の電源５に異常
が発生しかつ第２のコンピユータ系のCPUに異
常が発生した場合の動作について説明したが、逆
に第２のコンピユータ系の電源６に異常が発生し
かつ第１のコンピユータ系のCPUに異常が発生
した場合も容易に理解されるように、ブザー８か
ら警報が発生される。このように、一方のコンピ
ユータ系の電源に異常が発生しかつ他方のコンピ
ユータ系のCPUに異常が発生した場合警報が発
生される。

次に、時間ｔ６からｔ７において端末機４に異
常が発生し、第２の端末異常検出信号ｅがローレ
ベルとなつた場合について説明する。この場合、
ローレベルの端末異常検出信号ｅはトランジスタ
３１１ｂによつてハイレベルに反転された後、再
びトランジスタ３１４ｂによつてローレベルに反
転される。さらに、トランジスタ３２１ｂによつ
てハイレベルに反転された後、再びインバータ３
３ｂによつてローレベルに反転される。したがつ
て、第２の論理回路３８の出力はローレベルとな
り、トランジスタ３８２は非導通となる。そのた
め、バイアス電源供給回路３５からソレノイド３
９３Ａに電圧が印加されても、ソレノイド３９３
Ａには電流が流れず消勢される。以後は、前述と
同様に動作し、ブザー８から警報が発生される。
このように、第２の端末異常検出信号ｅがローレ
ベルになつた場合、第１のコンピユータ系の状態
にかかわらずブザー８から警報が発生される。し
たがつて、時間ｔ１１からｔ１２の間においても
ブザー８から警報が発生される。逆に、第１の端
末異常検出信号ｂがローレベルになつた場合も第
２のコンピユータ系の状態にかかわらずブザー８
から警報が発生される。なお、時間ｔ９からｔ１
０のように第２の端末異常検出信号ｅがローレベ
ルとなりかつ第２のCPU異常検出信号ｆがロー
レベルとなつた場合、すなわち第２のコンピユー
タ２のCPUが異常にもかかわらず端末機４の異
常判定を行なつた場合、そのような端末異常判定
は全く信頼性に欠けるものであるため、ブザー８
から警報を発生させない。すなわち、この場合第
２のCPU異常検出信号ｆはローレベルとなつて
いるため、ダイオード３１５ｂが導通する。その
ため、抵抗３１６ｂとダイオード３１５ｂとの接
続点はトランジスタ３１１ｂの導通・非導通にか
かわらず、すなわち第２の端末異常検出信号ｅの
ハイレベル、ローレベルにかかわらずローレベル
に強制される。このローレベル信号はトランジス
タ３１４ｂによつてハイレベルに反転された後、
トランジスタ３２１ｂによつてローレベルに反転
される。したがつて、インバータ３３ｂのトラン
ジスタ３３２ｂは非導通状態となる。そのため、
第２の論理回路３８における接続点Ｊの電位はイ
ンバータ３３ａあるいは３７の出力レベルによつ
て左右される。したがつて、時間ｔ９からｔ１０
におけるように第１のコンピユータ系が正常であ
りかつ端末異常を判定していなければブザー８か
らは警報が発生されない。しかし、もし第１のコ
ンピユータ系が異常であるかあるいは端末異常判
定を行なつていれば、ブザー８から警報が発生さ
れる。なお、上述では第２のコンピユータ２の
CPUが異常にもかかわらず端末異常判定を行な
つた場合の動作について説明したが、逆に第１の
コンピユータ１のCPUが異常にもかかわらず端
末異常判定を行なつた場合の動作についても上述
と同様に行なわれる。

次に、時間ｔ１４からｔ１５のように、第１の
CPU異常検出信号ｃがローレベルでありかつ第
２のCPU異常検出信号ｆがローレベルである場
合、すなわち両コンピユータのCPUに異常が発
生した場合の動作について説明する。この場合、
トランジスタ３４１ａおよび３４１ｂはいずれも
非導通状態であり、接続点Ｇの電位はバイアス電
源供給回路３５からのハイレベル出力によつてハ
イレベルとなつている。このハイレベル信号はイ
ンバータ３７によつてローレベルに反転されるた
め、第２の論理回路３８の接続点Ｊはローレベル
に強制される。以後は、前述と同様に駆動回路３
９が動作し、ブザー８から警報が発生される。こ
のように、両コンピユータのCPUに異常が発生
すれば、ブザー８から警報が発生される。

上述のようにこの実施例では、システムの異常
判定を簡単なハード回路によつて行なわせるよう
にしたので、従来のようにシステムの異常判定の
ためのCPUを設ける必要がなく、コンピユータ
システムの構成を簡単にすることができるととも
に、信頼性のおける異常判定が行なえる利点があ
る。さらに、自己のコンピユータ系の電源に異常
が発生し場合あるいはCPUに異常が発生した場
合の端末異常判定によつては警報を発生させない
ようにしたので、誤判定をしなくてすむという利
点がある。

以上のように、この発明によれば、各コンピユ
ータ系に設けられた自己異常検出手段と端末機異
常検出手段との出力に基づいてすべてのコンピユ
ータ系が異常のとき、または動作しているコンピ
ユータ系が端末機の異常を検出したとき異常を検
出するようにしたので、安価でかつ非常に信頼性
の高い異常判定が行なえるコンピユータシステム
の異常判定装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す概略ブロツ
ク図である。第２図は第１図における各コンピユ
ータのより詳細な構成を示すブロツク図である。
第３図は第１図における異常判定回路７の具体的
な回路例を示す図である。第４図は第３図の回路
の動作を説明するための各部の波形を示すタイム
チヤートである。 図において、１および２はコンピユータ、３は
切換回路、４は端末機、５および６は電源、７は
異常判定回路、８は警報装置、９はCPU、１１
は端末異常検出回路、１２はCPU異常検出タイ
マを示す。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも１台の端末機を複数のコンピユー
   タ系のうちのいずれか１つで制御するコンピユー
   タシステムにおいて、 前記各コンピユータ系は、 自己の異常を検出する自己異常検出手段と、 前記端末機の異常を検出する端末機異常検出手
   段とを含み、 前記自己異常検出手段出力と前記端末機異常検
   出手段出力とに基づいて、前記すべてのコンピユ
   ータ系が異常のときまたは動作しているコンピユ
   ータ系が前記端末機の異常を検出したとき異常を
   判定して異常検出出力を導出する異常判定手段を
   備える、コンピユータシステムの異常判定装置。 ２ 前記各コンピユータ系は、前記端末異常検出
   手段を含む中央制御装置を含み、 前記自己異常検出手段は、前記中央制御装置の
   異常を検出する中央制御装置異常検出手段を含
   む、特許請求の範囲第１項記載のコンピユータシ
   ステムの異常判定装置。 ３ 前記各コンピユータ系は、電源を含み、 前記自己異常検出手段は、前記電源の異常を検
   出する電源異常検出手段を含む、特許請求の範囲
   第１項または第２項記載のコンピユータシステム
   の異常判定装置。 ４ 前記異常判定手段は、或る数のコンピユータ
   系の前記中央処理装置異常検出手段が異常を検出
   しかつ残りの数のコンピユータ系の前記電源異常
   検出手段が異常を検出したとき前記異常判定を行
   なう手段を含む、特許請求の範囲第３項記載のコ
   ンピユータシステムの異常判定装置。 ５ 前記異常判定手段は、前記電源異常が検出さ
   れたコンピユータ系の前記中央制御装置からの端
   末異常検出出力を不能動化させる手段を含む、特
   許請求の範囲第３項または第４項記載のコンピユ
   ータシステムの異常判定装置。 ６ 前記異常判定手段は異常が検出された前記中
   央制御装置からの端末異常検出出力を不能動化さ
   せる手段を含む、特許請求の範囲第２項ないし第
   ５項のいずれかに記載のコンピユータシステムの
   異常判定装置。