JPH0425568B2 - - Google Patents
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- Publication number
- JPH0425568B2 JPH0425568B2 JP58108605A JP10860583A JPH0425568B2 JP H0425568 B2 JPH0425568 B2 JP H0425568B2 JP 58108605 A JP58108605 A JP 58108605A JP 10860583 A JP10860583 A JP 10860583A JP H0425568 B2 JPH0425568 B2 JP H0425568B2
- Authority
- JP
- Japan
- Prior art keywords
- microcomputer
- power
- signal
- terminal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Direct Current Feeding And Distribution (AREA)
- Power Sources (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
この発明はマイクロコンピユータシステムに関
し、特にマイクロコンピユータ自身によつて電源
の保持・遮断制御を行う電源自己保持回路に関す
るものである。
し、特にマイクロコンピユータ自身によつて電源
の保持・遮断制御を行う電源自己保持回路に関す
るものである。
従来この種の回路として第１図に示すものがあ
つた。第１図において１はマイクロコンピユータ
で、Vccと付記したものは電源端子（＋側）を示
し、と付記したものはレベル「Ｌ」のリ
セツト信号が入力されるリセツト信号入力端子、
PORT１と付記したものはレベル「Ｈ」の電源
保持信号を出力し、リセツト時にハイインピーダ
ンスになる電源保持信号出力端子、PORT２と
付記したものは信号入力端子、PORT０と付記
したものは目的の情報処理・制御を行うための信
号入出力端子を示す。２は電源スイツチを示し、
３ａ，３ｂはそれぞれ抵抗でPORT１，PORT
２の端子を接地電位ヘプルダウンする。４はオア
ゲート、５は電源投入・遮断回路でV+INと付記
したものは電源入力端子、V+OUTと付記したもの
は電源出力端子を示しCONTROLと付記したも
のは制御信号入力端子で、この端子の信号がレベ
ル「Ｈ」のときV+IN端子の電圧はV+OUT端子に出
力される。５０は電源の＋側端子である。６は電
圧降下検出回路を示し、６０はコンパレータ、６
１はコンパレータ６０の基準電圧で、その値
Vrefはマイクロコンピユータ１の最低作動電源
電圧以下に設定されている。
つた。第１図において１はマイクロコンピユータ
で、Vccと付記したものは電源端子（＋側）を示
し、と付記したものはレベル「Ｌ」のリ
セツト信号が入力されるリセツト信号入力端子、
PORT１と付記したものはレベル「Ｈ」の電源
保持信号を出力し、リセツト時にハイインピーダ
ンスになる電源保持信号出力端子、PORT２と
付記したものは信号入力端子、PORT０と付記
したものは目的の情報処理・制御を行うための信
号入出力端子を示す。２は電源スイツチを示し、
３ａ，３ｂはそれぞれ抵抗でPORT１，PORT
２の端子を接地電位ヘプルダウンする。４はオア
ゲート、５は電源投入・遮断回路でV+INと付記
したものは電源入力端子、V+OUTと付記したもの
は電源出力端子を示しCONTROLと付記したも
のは制御信号入力端子で、この端子の信号がレベ
ル「Ｈ」のときV+IN端子の電圧はV+OUT端子に出
力される。５０は電源の＋側端子である。６は電
圧降下検出回路を示し、６０はコンパレータ、６
１はコンパレータ６０の基準電圧で、その値
Vrefはマイクロコンピユータ１の最低作動電源
電圧以下に設定されている。
第２図は従来のマイクロコンピユータのバツク
グラウンドプログラムを示すフローチヤートで、
８はリセツト時のスタート点、９はイニシヤライ
ズプログラムの実行、１０は電源スイツチ２のオ
ンオフの判定、１１は電源保持・遮断の判定、１
２はオアゲート４へ電源保持信号を出力するステ
ツプ、１３はオアゲート４への電源保持信号出力
を停止するステツプ、１４は目的の情報処理・制
御を行うメインプログラムの実行を示す。
グラウンドプログラムを示すフローチヤートで、
８はリセツト時のスタート点、９はイニシヤライ
ズプログラムの実行、１０は電源スイツチ２のオ
ンオフの判定、１１は電源保持・遮断の判定、１
２はオアゲート４へ電源保持信号を出力するステ
ツプ、１３はオアゲート４への電源保持信号出力
を停止するステツプ、１４は目的の情報処理・制
御を行うメインプログラムの実行を示す。
第３図は第１図に示す回路の電源遮断の過渡時
における各部の波形を示す波形図であつて、第２
図Ａはマイクロコンピユータ１のPORT２端子
の電圧、同図Ｂはマイクロコンピユータ１の
PORT１端子の信号、同図Ｃはオアゲート４の
出力信号、同図Ｄはマイクロコンピユータ１の電
源端子Vccの電圧、同図Ｅはマイクロコンピユー
タ１の端子の信号を示す。またｄ１はマ
イクロコンピユータ１の最低動作電源電圧の値、
ｄ２はVrefの値を示す。なお第３図の横軸は時
間ｔである。
における各部の波形を示す波形図であつて、第２
図Ａはマイクロコンピユータ１のPORT２端子
の電圧、同図Ｂはマイクロコンピユータ１の
PORT１端子の信号、同図Ｃはオアゲート４の
出力信号、同図Ｄはマイクロコンピユータ１の電
源端子Vccの電圧、同図Ｅはマイクロコンピユー
タ１の端子の信号を示す。またｄ１はマ
イクロコンピユータ１の最低動作電源電圧の値、
ｄ２はVrefの値を示す。なお第３図の横軸は時
間ｔである。
いま、電源スイツチ２がオンの位置にあるとす
る。この状態は第３図においてはta〜tbの時間に
相当し、オアゲート４の出力が「Ｈ」レベルにあ
り、したがつて電源投入・遮断回路５は電源出力
状態にあり、マイクロコンピユータ１の電源端子
Vccの電圧は所定の動作電圧となつている。
る。この状態は第３図においてはta〜tbの時間に
相当し、オアゲート４の出力が「Ｈ」レベルにあ
り、したがつて電源投入・遮断回路５は電源出力
状態にあり、マイクロコンピユータ１の電源端子
Vccの電圧は所定の動作電圧となつている。
Vcc＞Vrefであるためコンパレータ６０の出力
信号、すなわちマイクロコンピユータ１の
RESET端子の入力信号はレベル「Ｈ」の状態に
ある。以上の状態で、マイクロコンピユータ１は
動作状態にあり、目的の情報処理・制御を行つて
いる。（第２図ステツプ14）。このとき、第２図の
フローチヤートではステツプ14→10→12→14が繰
返され、ステツプ12ではPORT１端子から電源
保持のためにレベル「Ｈ」の信号が出力されてい
る。
信号、すなわちマイクロコンピユータ１の
RESET端子の入力信号はレベル「Ｈ」の状態に
ある。以上の状態で、マイクロコンピユータ１は
動作状態にあり、目的の情報処理・制御を行つて
いる。（第２図ステツプ14）。このとき、第２図の
フローチヤートではステツプ14→10→12→14が繰
返され、ステツプ12ではPORT１端子から電源
保持のためにレベル「Ｈ」の信号が出力されてい
る。
次に第３図のtbの時点において電源スイツチ２
がオフとなると、第２図のフローチヤートではス
テツプ10からステツプ11に入り、電源の保持・遮
断の判定が行われ、マイクロコンピユータ１の電
源保持の必要な期間は、ステツプ10→11→12→14
→10が繰返され、ステツプ12において電源保持信
号を出力する。次に第３図のtcの時点で電源保持
の必要がなくなるとマイクロコンピユータ１はス
テツプ11の判定でステツプ13にうつり、PORT
１からレベル「Ｌ」の信号を出力する。この結
果、電源投入・遮断回路５は電源遮断状態となる
が、電源端子Vccの電圧はマイクロコンピユータ
１内の電源回路の時定数のために、第３図Ｄに示
すように漸時低下してtfの時点で零になる。この
間においてteの時点でVcc＜Vrefとなり、マイク
ロコンピユータ１の端子にレベル「Ｌ」
の信号が入力してマイクロコンピユータ１がリセ
ツトされる。第３図Ｄから明らかなようにtd時点
以後はマイクロコンピユータ１の正常な動作は保
証されないのに、なおtd−teの期間マイクロコン
ピユータの動作が継続されることになる。
がオフとなると、第２図のフローチヤートではス
テツプ10からステツプ11に入り、電源の保持・遮
断の判定が行われ、マイクロコンピユータ１の電
源保持の必要な期間は、ステツプ10→11→12→14
→10が繰返され、ステツプ12において電源保持信
号を出力する。次に第３図のtcの時点で電源保持
の必要がなくなるとマイクロコンピユータ１はス
テツプ11の判定でステツプ13にうつり、PORT
１からレベル「Ｌ」の信号を出力する。この結
果、電源投入・遮断回路５は電源遮断状態となる
が、電源端子Vccの電圧はマイクロコンピユータ
１内の電源回路の時定数のために、第３図Ｄに示
すように漸時低下してtfの時点で零になる。この
間においてteの時点でVcc＜Vrefとなり、マイク
ロコンピユータ１の端子にレベル「Ｌ」
の信号が入力してマイクロコンピユータ１がリセ
ツトされる。第３図Ｄから明らかなようにtd時点
以後はマイクロコンピユータ１の正常な動作は保
証されないのに、なおtd−teの期間マイクロコン
ピユータの動作が継続されることになる。
従来の回路は以上のように構成されているの
で、電源遮断時において、第３図のtd−teの期間
にマイクロコンピユータが誤動作するおそれがあ
り、スタンバイRAMにデータを記憶するような
システムにおいてはRAMのデータが破壊される
おそれがあるという欠点があつた。これを防止す
るためには第３図Ｄにおいてd2＞d1としなければ
ならぬが、通常、NMOSプロセスのマイクロコ
ンピユータの場合、上記d1の値はVccの定格値の
95％程度であり、しかも電源電圧の変動も考えら
れるので、d2＞d1とする設定は実現が困難であつ
た。
で、電源遮断時において、第３図のtd−teの期間
にマイクロコンピユータが誤動作するおそれがあ
り、スタンバイRAMにデータを記憶するような
システムにおいてはRAMのデータが破壊される
おそれがあるという欠点があつた。これを防止す
るためには第３図Ｄにおいてd2＞d1としなければ
ならぬが、通常、NMOSプロセスのマイクロコ
ンピユータの場合、上記d1の値はVccの定格値の
95％程度であり、しかも電源電圧の変動も考えら
れるので、d2＞d1とする設定は実現が困難であつ
た。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、従来の電圧降下検
出回路のかわりに、ウオツチドツグ（watch
dog）回路を利用し、電源を遮断する際にウオツ
チドツグ回路からリセツト信号を出力させ、マイ
クロコンピユータのリセツト状態を保ちながら電
源を遮断することにより、電源遮断の過渡時にマ
イクロコンピユータの誤動作が起らないようにし
たマイクロコンピユータシステムを提供すること
を目的としている。
去するためになされたもので、従来の電圧降下検
出回路のかわりに、ウオツチドツグ（watch
dog）回路を利用し、電源を遮断する際にウオツ
チドツグ回路からリセツト信号を出力させ、マイ
クロコンピユータのリセツト状態を保ちながら電
源を遮断することにより、電源遮断の過渡時にマ
イクロコンピユータの誤動作が起らないようにし
たマイクロコンピユータシステムを提供すること
を目的としている。
以下この発明の実施例を図面について説明す
る。
る。
第４図はこの発明の一実施例を示すブロツク図
で、第１図と同一符号は同一又は相当部分を示
し、マイクロコンピユータ１のPORT３と付記
したものはマイクロコンピユータの動作の異常を
検出することができる異常検出判定用信号（この
明細書では判定用信号という）を出力する信号出
力端子である。１５はウオツチドツグ回路で、
INと付記したものは判定用信号を入力する信号
入力端子、と付記したものはマイクロコン
ピユータ１の異常を検出した際に所定幅の負方向
パルスを所定の周期で出力する信号出力端子であ
る。なお、ウオツチドツク回路１５の電源はマイ
クロコンピユータ１の電源遮断時において電源端
子Vccの電圧がOVに達するまで、その電源が保
持されるように構成されている。
で、第１図と同一符号は同一又は相当部分を示
し、マイクロコンピユータ１のPORT３と付記
したものはマイクロコンピユータの動作の異常を
検出することができる異常検出判定用信号（この
明細書では判定用信号という）を出力する信号出
力端子である。１５はウオツチドツグ回路で、
INと付記したものは判定用信号を入力する信号
入力端子、と付記したものはマイクロコン
ピユータ１の異常を検出した際に所定幅の負方向
パルスを所定の周期で出力する信号出力端子であ
る。なお、ウオツチドツク回路１５の電源はマイ
クロコンピユータ１の電源遮断時において電源端
子Vccの電圧がOVに達するまで、その電源が保
持されるように構成されている。
第５図はこの発明のマイクロコンピユータのバ
ツクグラウンドプログラムを示すフローチヤート
で、第２図と同一符号は同一又は相当部分を示
し、１６はPORT３端子からウオツチドツグ回
路１５へ信号を出力するステツプで、１７はウオ
ツチドツグ回路１５への判定用信号出力を停止す
るステツプである。
ツクグラウンドプログラムを示すフローチヤート
で、第２図と同一符号は同一又は相当部分を示
し、１６はPORT３端子からウオツチドツグ回
路１５へ信号を出力するステツプで、１７はウオ
ツチドツグ回路１５への判定用信号出力を停止す
るステツプである。
更に第６図は第４図の回路の各部の信号波形を
示す波形図で、第６図Ａ，Ｂ，Ｃ，Ｄはそれぞれ
第３図Ａ，Ｂ，Ｃ，Ｄに相当する信号、第６図Ｅ
は第３図Ｅに対応してマイクロコンピユータ１の
RESET端子の入力信号であり、第６図Ｆはマイ
クロコンピユータ１のPORT３端子の出力判定
用信号を表す。第６図の横軸は時間ｔである。
示す波形図で、第６図Ａ，Ｂ，Ｃ，Ｄはそれぞれ
第３図Ａ，Ｂ，Ｃ，Ｄに相当する信号、第６図Ｅ
は第３図Ｅに対応してマイクロコンピユータ１の
RESET端子の入力信号であり、第６図Ｆはマイ
クロコンピユータ１のPORT３端子の出力判定
用信号を表す。第６図の横軸は時間ｔである。
電源スイツチ２がオンの位置にある間（第６図
ta−tb）は従来の回路と同様にマイクロコンピユ
ータ１の電源端子Vccに所定の電圧が印加されて
いる。このときマイクロコンピユータが正常に動
作していると、第５図のフローチヤートにおいて
10→16→14→12→10のステツプが繰返され、ステ
ツプ12において、レベル「Ｈ」の電源保持信号が
PORT１端子から出力されると共に、ステツプ
１６でPORT３端子からウオツチドツク回路１
５へ所定の判定用信号が出力される。たとえば、
ウオツチドツク回路１５では第６図Ｆの期間ta−
tbに示す信号が入力され、マイクロコンピユータ
１の動作は正常であるとして、端子の出力
信号がレベル「Ｈ」に保たれる。また、マイクロ
コンピユータ１が正常動作状態になく、ウオツチ
ドツク回路１５に所定の信号が入力されてない
と、端子からリセツト信号出力され、マイ
クロコンピユータはリセツトされる。
ta−tb）は従来の回路と同様にマイクロコンピユ
ータ１の電源端子Vccに所定の電圧が印加されて
いる。このときマイクロコンピユータが正常に動
作していると、第５図のフローチヤートにおいて
10→16→14→12→10のステツプが繰返され、ステ
ツプ12において、レベル「Ｈ」の電源保持信号が
PORT１端子から出力されると共に、ステツプ
１６でPORT３端子からウオツチドツク回路１
５へ所定の判定用信号が出力される。たとえば、
ウオツチドツク回路１５では第６図Ｆの期間ta−
tbに示す信号が入力され、マイクロコンピユータ
１の動作は正常であるとして、端子の出力
信号がレベル「Ｈ」に保たれる。また、マイクロ
コンピユータ１が正常動作状態になく、ウオツチ
ドツク回路１５に所定の信号が入力されてない
と、端子からリセツト信号出力され、マイ
クロコンピユータはリセツトされる。
次に電源スイツチ２がオフになると、第５図の
プログラムステツプ10→11に入り電源保持・遮断
判定において保持と判定されると11→16に入り10
→11→16→14→12→10のステツプが繰返される。
第６図のtg点に到つて、第５図のステツプ11にお
いて電源保持の必要なしと判定され、ステツプ17
に入り、ウオツチドツグ回路１５への判定用信号
出力が停止される。このためthの時点でウオツチ
ドツグ回路１５の端子の出力がレベル「Ｌ」
となり、マイクロコンピユータ１はリセツト状態
となる。このときPORT１端子はハイインピー
ダンス状態となり、その端子の電圧レベルがプル
ダウン抵抗３ａによりレベル「Ｌ」となるため、
電源投入・遮断回路５において電源が遮断され、
電源端子Vccの電圧は第６図Ｄのth−tiに示すよ
うに低下する。
プログラムステツプ10→11に入り電源保持・遮断
判定において保持と判定されると11→16に入り10
→11→16→14→12→10のステツプが繰返される。
第６図のtg点に到つて、第５図のステツプ11にお
いて電源保持の必要なしと判定され、ステツプ17
に入り、ウオツチドツグ回路１５への判定用信号
出力が停止される。このためthの時点でウオツチ
ドツグ回路１５の端子の出力がレベル「Ｌ」
となり、マイクロコンピユータ１はリセツト状態
となる。このときPORT１端子はハイインピー
ダンス状態となり、その端子の電圧レベルがプル
ダウン抵抗３ａによりレベル「Ｌ」となるため、
電源投入・遮断回路５において電源が遮断され、
電源端子Vccの電圧は第６図Ｄのth−tiに示すよ
うに低下する。
なお、上記実施例ではリセツト状態において出
力端子がハイインピーダンス状態をとるマイクロ
コンピユータを使用したものを示したが、リセツ
ト時その端子出力がレベル「Ｈ」あるいは「Ｌ」
のどちらか一方に確定しているマイクロコンピユ
ータを用いても構成することができる。また、マ
イクロコンピユータ１の電源の保持・遮断にかか
わらずウオツチドツグ回路１５に電源が供給され
るよう構成しても上記実施例と同様の効果を得る
ことができる。
力端子がハイインピーダンス状態をとるマイクロ
コンピユータを使用したものを示したが、リセツ
ト時その端子出力がレベル「Ｈ」あるいは「Ｌ」
のどちらか一方に確定しているマイクロコンピユ
ータを用いても構成することができる。また、マ
イクロコンピユータ１の電源の保持・遮断にかか
わらずウオツチドツグ回路１５に電源が供給され
るよう構成しても上記実施例と同様の効果を得る
ことができる。
以上のようにこの発明によれば、従来の電圧降
下検出回路のかわりにウオツチドツグ回路を利用
し電源を遮断する際にウオツチドツグ回路からリ
セツト信号を出力させ、マイクロコンピユータの
リセツト状態を保つたままで電源を遮断するよう
に構成したので、電源遮断時におけるマイクロコ
ンピユータの誤動作を確実に防止することができ
る。
下検出回路のかわりにウオツチドツグ回路を利用
し電源を遮断する際にウオツチドツグ回路からリ
セツト信号を出力させ、マイクロコンピユータの
リセツト状態を保つたままで電源を遮断するよう
に構成したので、電源遮断時におけるマイクロコ
ンピユータの誤動作を確実に防止することができ
る。
第１図は従来のシステムを示すブロツク図、第
２図は第１図のシステムのバツクグラウンドプロ
グラムを示すフローチヤート、第３図は第１図の
各部の信号波形を示す波形図、第４図はこの発明
の一実施例を示すブロツク図、第５図は第４図の
システムのバツクグラウンドプログラムを示すフ
ローチヤート、第６図は第４図の各部の信号波形
を示す波形図である。 １……マイクロコンピユータ、２……電源スイ
ツチ、４……オアゲート、５……電源投入・遮断
回路、１５……ウオツチドツグ回路。尚、各図中
同一符号は同一又は相当部分を示す。
２図は第１図のシステムのバツクグラウンドプロ
グラムを示すフローチヤート、第３図は第１図の
各部の信号波形を示す波形図、第４図はこの発明
の一実施例を示すブロツク図、第５図は第４図の
システムのバツクグラウンドプログラムを示すフ
ローチヤート、第６図は第４図の各部の信号波形
を示す波形図である。 １……マイクロコンピユータ、２……電源スイ
ツチ、４……オアゲート、５……電源投入・遮断
回路、１５……ウオツチドツグ回路。尚、各図中
同一符号は同一又は相当部分を示す。
Claims (1)
- １ マイクロコンピユータと、このマイクロコン
ピユータにオンオフ信号を入力するための電源ス
イツチと、上記マイクロコンピユータの電源を保
持すべきか否かの電源保持信号を出力する電源保
持信号出力端子と、この電源保持信号と上記電源
スイツチからの上記オンオフ信号との論理和信号
により上記マイクロコンピユータの電源端子への
電源の投入・遮断を制御する電源投入・遮断回路
と、上記マイクロコンピユータが正常に動作して
いるか否かを判定できる判定用信号が上記マイク
ロコンピユータから入力されるウオツチドツグ回
路と、このウオツチドツグ回路によつて上記マイ
クロコンピユータが正常に動作していないと判定
したとき又は上記判定用信号の欠除を検出したと
き上記マイクロコンピユータをリセツトする手段
と、上記電源スイツチからのオンオフ信号がオフ
状態を示す時点以後上記マイクロコンピユータに
おいて電源保持の必要ありや否やの判定を行い、
電源の保持を必要としないと判定した時点以後は
上記判定用信号の送出を停止する手段と、上記マ
イクロコンピユータのリセツト状態においては上
記電源保持信号を電源の保持を必要としないこと
を表す論理に設定する手段とを備えたマイクロコ
ンピユータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108605A JPS60524A (ja) | 1983-06-15 | 1983-06-15 | マイクロコンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108605A JPS60524A (ja) | 1983-06-15 | 1983-06-15 | マイクロコンピユ−タシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60524A JPS60524A (ja) | 1985-01-05 |
| JPH0425568B2 true JPH0425568B2 (ja) | 1992-05-01 |
Family
ID=14489031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108605A Granted JPS60524A (ja) | 1983-06-15 | 1983-06-15 | マイクロコンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60524A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008090592A (ja) * | 2006-10-02 | 2008-04-17 | Canon Inc | 電子機器 |
-
1983
- 1983-06-15 JP JP58108605A patent/JPS60524A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60524A (ja) | 1985-01-05 |
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