JPH03242900A

JPH03242900A - Ｒｏｍライタ装置

Info

Publication number: JPH03242900A
Application number: JP2040072A
Authority: JP
Inventors: Mitsuyoshi Nakayama; 中山　三好
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-02-21
Filing date: 1990-02-21
Publication date: 1991-10-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ＥＰＲＯＭ等の再書込み可能なＰＲＯＭる
。

〔従来の技術〕

第５図は従来のＲＯＭライタ装置を示すブロック図であ
る。図において、（１）はＣＰＵてあり、ＲＯＭ（２）
に予め記憶されたデータ処理プログラムに従ってＲＡＭ
　（３）に記憶された書込み目的のデータをＲＯＭに書
込む。（５）はＲＯＭ　（４）からのデータを読み出す
り−ドデータバッファ、（６）はＲＯＭ　（４）に書込
むデータをラッチするデータラッチ回路、（７）はＲＯ
Ｍ　（４）へのアドレスをラッチするアドレスラッチ回
路、（８）はＲＯＭ　（４）の読み出し／書込み時の信
号を発生するＲＯＭアクセス制御回路、（９）は（８）
でコントロールされるＲＯＭ切りパルス回路、（１０）
は書込み、読み出し時のｖＰＰ電圧をコントロールする
電圧制御回路、（１１）は電圧制御回ｉ　（１０）でコ
ントロールされるｖＰＰ電圧発生回路、（１２）はＶＣ
Ｃ電源、（１３）はＶＣＣ電源＋５　Ｖ／＋　６　Ｖを
切り換えるｖＣＣ切換スイッチである。

次に、動作について説明する。通常ＲＯＭにデータを書
込む場合、ｃｐｕ　（ｔ）がＲＯＭ　（２）にプログラ
ムされている手順に従いＲＡＭ　（３）に記憶されてい
る内容をユーザーがセットしたＲＯＭ　（４）に書込む
。

まず、書込みを行う前に書込みを行うＲＯＭ　（４）が
イレース状態であることを確認する。ｖＣＣ切換えスイ
ッチ（１３）によりｖＣＣ電圧発生回路（１２）の＋５
ｖを選択し、ＶＰＰはＶＰＰ電圧をコントロールする電
圧制御回路（ｌＯ）により、読み出し時のｖｐｐ電圧を
選択し、ＶＰＰ電圧発生回路（１１）により読み出し時
のＶＰＰ電圧を設定し、ＲＯＭ　（４）に供給する。

次に読み出し／書込み時の信号を発生するＲＯＭアクセ
ス回路（８）により、ＲＯＭ　（４）を読み出し状態Ｃ
し、アトスラッ回路（７）により読出しアドレスを設定
し、リードデータバッファ（５）を通し、ＣＰＵ　（１
）にデータを読込み、ＲＯＭ　（４）のデータがイレー
ス状態であることを確認する。アドレスを順次インクリ
メントし、ＲＯＭ　（４）の全アドレスについて確認す
る。

次に、書込み時の電圧をセットする。ｖＣＣはＶＣＣ切
換えスイッチ（１３）によりｖＣＣ電圧発生回路（１２
）＋７）　＋　ｓ　Ｖを選択し、ｖｐｐはｖｐｐ電圧を
コントロールする電圧制御回路（ｌＯ）により、書込み
時のＶＰＰ電圧を選択し、ＶＰＰ電圧発生回路（１１）
により書込み時のｖｐｐ電圧を設定し、ＲＯＭ　（４）
に供給する。次に読出し／書込み時の信号を発生するＲ
ＯＭアクセス回路（８）により、書込みアドレスをアド
レスラッチ回路（７）に、書込みデータをライトデータ
ラッチ回路（６）にそれぞれラッチし、ＲＯＭ（４）に
与える。その後ＲＯＭ切りパルスをＲＯＭ切りパルス回
路（９〉　により発生し、ＲＯＭ　（４）に与え書込み
を行う。書込み後、データがＲＯＭ　（４）に書込まれ
たかどうかを判別する為、読出し／書込み時の信号を発
生するＲＯＭアクセス回路（８）により、ＲＯＭ　（４
）を読出し状態にし、リートデータバッファ（５）を通
し、ＣＰＩＪ　（１）にデータを読込みＲＡＭ（３）に
記憶されているもとのデータの比較を行う。アドレスを
順次インクリメントし、ＲＯＭ　（４）の全アドレスに
ついて書込みを行う。

次に、全アドレスエリアに正しくデータが書込まれたこ
とを確認する。ｖＣＣ切換えスイッチ（１３）によりＶ
ＣＣ電源（１２）ノ＋　５　Ｖを選択し、ｖｐｐはｖＰ
Ｐをコントロールする電圧制御回路（ｌＯ）により、読
出し時のｖｐｐ電圧を選択し、ｖｐｐ電圧発生回路（１
１）により読出し時のＶＰＰ電圧を設定し、ＲＯＭ　（
４）に供給する。次に読出し／書込み時の信号を発生す
る回路（８）により、ＲＯＭ　（４）を読出し状態にし
、アトスラッチ回路（７）により読出しアドレスを設定
し、リードデータバッファ（５）を通し、ｃｐｕ　（４
）　にデータを読込み、ＲＡＭ　（３）　に記憶されて
いるもとのデータとの比較を行う。そして、アドレスを
順次インクリメントし、ＲＯＭ　（４）の全アドレスに
ついて比較する。

（発明が解決しようとする課題）従来のＲＯＭライタ装置は以上のように構成されている
ので、ｖＣＣ電圧を供給する為の電源が＋５Ｖ、　＋６
Ｖ用の２種類が必要であり、スイッチにより切換えを行
っているため、連続した操作が不可能であった。また供
給電圧の異常検出がなされていない為、書込みが充分に
行われなかったり、最悪の場合はＥＦＲＯＭを破壊する
等の問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ｖＣＣ及びｖＰＰ電圧をプログラマブルに可
変することにより、連続した操作を可能とすると共に操
作中に於ける電圧供給状態を常時監視することで書込ま
れたＥＦＲＯＭデータの信頼性を確保できるＲＯＭライ
タ装置を得ることを目的とする。

〔課題を解決するための手段）この発明に係るＲＯＭライタ装置は、記憶素子に記憶さ
れたデータを、マイクロプロセッサのデータ書込み処理
のもとに、ＲＯＭに書込むものにおいて、上記ＲＯＭの
駆動用可変電圧回路と、データ書込み用可変電圧回路と
、ＲＯＭよりデータ書込み、或は読み出し時に上記マイ
クロプロセッサの電圧制御処理に従って上記各可変電圧
回路の電圧値を、データ書込み或は読み出し用に連続可
変出力制御する電圧制御回路と、各電圧出力状態を監視
し、電圧異常検出時に、各電圧供給を遮断するとともに
、マイクロプロセッサによるＲＯＭのデータ書込み及び
読み出し処理を停止する電圧監視回路とを設けたもので
ある。

〔作用〕

この発明によれば、　Ｒ（ＩＭに対するデータ書込み時
或はデータ読出し時はマイクロプロセッサによる電圧制
御処理に従い、駆動用可変電圧回路及びデータ書込み用
可変電圧回路からＲＯＭへ供給される各電圧を連続可変
出力制御するとともに、出力される各電圧の供給状態を
電圧監視回路にて監視し、異常状態検出時には各電圧出
力を遮断すると共に、マイクロプロセッサによるＲＯＭ
駆動制御を停止し、ＲＯＭを電圧異常による破壊から保
護する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は本実施例に係るＲＯＭライタ装置のシステムブロッ
ク図である。図中第５図と同一符号は同−又は相当部分
を示し詳細な説明は省略する。図において（１４）はｖ
ＣＣ電圧発生回路、その構成として（１５）はＶＣＣ電
源制御回路、（１６）はＶＣＣ電圧切換回路であり、各
回路（１５）　、　（１Ｂ）は電圧制御回路（１０）よ
り出力される信号により制御される。

（１７）はＶＣＣ／ＶＰＰ電圧監視回路である。その構
成として（］８）は比較電圧発生／割込制御回路であり
、ＶＣＣ／ＶＰＰ電圧比較検出回路（１９）用の比較電
圧（２３）と比較有効信号（２４）を制御して、割込有
効信号発生回路（２０）用の割込有効信号（２５）を制
御する。ＶＣＣ／ＶＰＰ電圧比較検出回路（１９）は、
ＶＣＣ及びｖｐｐ電圧と比較電圧（２３）との比較を行
い、比較有効信号（２４）が有効の時じアラームが検出
されるとＶＣＣ／ＶＰＰ遮断信号（２１）をＶＣＣ電圧
発生回路（１４）とｖｐｐ電圧発生回路（１１）！、：
送出し、ＶＣＣ又はＶＰＰ電圧を遮断するとともにアラ
ーム検出信号（２６）を割込有効信号発生回路（２０）
に送出する。割込有効信号発生回路（２０）は割込有効
信号（２５）が有効の時に割込信号１．２（２７）とｃ
ｐｕ　ｍ　に送出し、マイクロプロセッサによる処理を
中断させる。

第２図は、ｖｐｐ電圧発生回路（１１）及びＶＣＣ電源
制御回路（１５）とＶＣＣ電圧切換回路（１６）の詳細
を示した図で、図におイテ、（２８）はｖｐｐ用電源、
（２９）はｖｐｐ電圧供給リレー、（３０）はｖｐｐ電
圧供給リレー制御ケート、（３１）ハＶＣＣ用電源、〈
３２）はＶＣＣ電圧供給リレー、〈３３）はｖＣＣ電圧
供給リレー制御ゲート、（３４）はＶＣＣ電圧切換スイ
ッチ、（３５）は３端子レギユレータ、（３６）はｖＣ
Ｃ用電源制御ゲート、（３７）はりＣＣ電圧選択制御ゲ
ートであり、各ゲートはそれぞれ入力条件により制御さ
れる。

第３図は、比較電圧発生／割込制御回路（１８）、ＶＣ
Ｃ／ＶＰＰ電圧比較検出回路（１９）、割込有効信号発
生回路（２０）の詳細を示しに図で、図において、（３
８）は比較電圧発生回路、（３９）は割込制御回路、（
４０）は電圧比較器、（４１）はｖＰＰアラームゲート
、（４２）はＶＣＣ７−ＩＦ−ムゲート、（４３）はＶ
ＰＰ７ラーム検出ゲート、（４４）はＶＣＣアラーム検
出ゲート、（４５）は割込信号１出力ゲート、（４６）
は割込信号２出力ゲートであり、各ゲートはそれぞれ人
力条件により制御される。

第４図は第１図のＣＰＵ　（１）が行う書込み処理の例
を示すフローチャートである。この書込み処理を第３図
をも参照して説明する。先ず、ＣＰｔ１（１）は第３図
の比較電圧発生回路（３８）を制御し、ＶＣＣ及びｖｐ
ｐ比較電圧（２３）を発生する（Ｓｌ）。次に第１図の
電圧制御回路（１０）を制御し、その出力信号によりＶ
ＣＣ電圧発生回路（１４）及びｖｐｐ電圧発生回路（１
１）を制御し、ｖＣＣ電圧及びｖＰＰ電圧をオンさせる
（Ｓ２）　、　（Ｓ３）。次に第３図の割込制御回路（
３９）を制御し、ＶＣＣ電圧及びｖｐｐ電圧の比較有効
信号（２４）、割込有効信号（２５）を順次オンする（
Ｓ４）、（Ｓ５）　。コれにより、ＶＣＣ電圧及びｖｐ
ｐ電圧のアラーム検出が有効となり、アラームが発生し
た場合にＶＣＣ電圧及びｖｐｐ電圧の供給を停止すると
共に割込信号を発生させることが可能となる。

この状態において、以下は公知のように第１図のアドレ
スラッチ回路（７）に書込みアドレスを、ライトデータ
ラッチ回路（６）に書込みデータをそれぞれラッチし、
ＲＯＭ　（４）　に与える。その後ＲＯＭ切パルスをＲ
ＯＭ切パルス回路（９）により発生し、ＲＯＭ　（４）
に与え書込みを行う（Ｓ６）。このようにしてＲＯＭ　
（４）の全アドレスの書込み処理が終了すると、第３図
の割込制御回路（３９）を制御し、割込有効信号（２５
）、ｖＣＣ電圧及びｖｐｐ電圧の比較有効信号（２４）
を順次オフする（Ｓ７）　、　（Ｓ８）。次に第１図の
電圧制御回路（１０）を制御し、その出力信号によりｖ
ｐｐ電圧発生回路（１１）及びＶＣＣ電圧発生回路（１
４）を順次制御し、ＶＣＧ電圧及びｖＰＰ電圧をオフさ
せる（’Ｓ９）　、　（Ｓ１０）。

次に上記構成に従って本実施例の動作について説明する
。第１図において、操作中ＶＣＣ及びｖｐｐ電圧をＲＯ
Ｍ　（４）に供給する場合、マイクロプロセッサにより
電圧制御回路（１０）を制御することにより、その出力
信号であるｖｐｐ制御信号がＶＰＰ電圧発生回路（１１
）に、ＶＣＣ制御信号及びＶＣＣ選択信号がｖＣＣ電圧
発生回路（１４）にそれぞれ供給され、目的のＶＣＣ及
びｖＰＰ電圧が、予めプログラムされた手順に従いＲＯ
Ｍ　（４）に供給される。

また、比較電圧発生／割込制御回路（１８）を制御する
ことにより、その出力信号である比較電圧（２３）と比
較有効信号（２４）が、ＶＣｆ：／ＶＰＰ電圧比較検出
回路（１９）に、割込有効信号（２５）が割込有効信号
発生回路（２０）にそれぞれ供給される。ＶＣＣ／ＶＰ
Ｐ電圧比較検出回路（１９）は、ＲＯＭ　（４）に供給
されているＶＣＣ及びｖｐｐ電圧と比較電圧（２３）と
の比較を行い、比較有効信号（２４）が有効の場合にＶ
ＣＣまたはＶＰＰ電圧が規格範囲外になると、ｖｃｃ／
ｖｐｐ遮断信号（２１）を有効とし、ＶＣＣ電圧発生回
路（１４）、またはｖｐｐ電圧発生回路（１１）１．：
送出し、ＲＯＭ　（４）　ヘ（Ｄ電圧供給を遮断し、異
常電圧によりＲＯＭ　（４）が破壊されるを未然に防止
するとともに、アラーム検出信号（２６）を有効とし、
割込有効信号発生回路（２０）に送出する。割込有効信
号発生回路（２０）は割込有効信号（２５）が有効の時
に、割込信号１または２　（２７）をｃｐｕ　（１）に
送出し、マイクロプロセッサによる処理を中断させる。

なお、上記実施例では、ＲＯＭ　（４）は１個の場合を
示したが、２個以上でもよく、その場合のｖＣＣ及びＶ
ＰＰ電源の電流容量はＲＯＭの数に比例して増えること
になる。また第２図において、ｖＰＰ電圧供給リレー　
（２９）、ＶＣＣ電圧供給リレー（３２）ニリ１２レーを使用した例と、ｖＣＣ電圧切換スイッチ（３４）
にはアナログスイッチを使用した場合について説明した
が、これらは他の開閉装置やトランジスタ、ＦＥＴ等の
半導体素子であってもよい。

また、上記実施例では、ＲＯＭライタ装置のｖｃｃ電圧
切換回路について説明したが、電圧設定値は任意に設定
できるため、安価な電圧マージンチエツク回路としても
上記実施例と同様の効果を奏する。

〔発明の効果）以上の様に、この発明によれば、ｖＣＣ用電源を単電源
にし、かつプログラマブルに可変可能とした構成にした
ので、装置が安価にでき、連続した操作ができる等の効
果がある。また、操作中のＶＣＣ及びｖｐｐ電圧の供給
状態を常時比較検出し、供給電圧の異常検出時にＲＯＭ
に対する電圧供給を遮断するので、ＲＯＭの破壊を未然
に防ぐ等の効果がある。

【図面の簡単な説明】第１図はこの発明の一実施例によるＲＯＭライタ装置の
ブロック構成図、第２図はｖｐｐ電圧発生回路及びＶＣ
Ｃ電源制御回路とＶＣＣ電圧切換回路の詳細を示した図
、第３図は比較電圧発生／割込制御回路、ＶＣ（：／Ｖ
ＰＰ電圧比較検出回路、割込有効信号発生回路の詳細を
示した図、第４図はＣＰＵによる書込み処理の一例を示
すフローチャート、第５図は従来のＦＩＯＭライタ装置
のブロック構成図である。図において、（１）はＣＰｔ１　、　　（４）はＲＯＭ
　、　　（４０）は電圧制御回路、（１１）はｖｐｐ電
圧発生回路、（１４）はＶＣＣ電圧発生回路、（１７）
はＶＣＣ／ＶＰＰ電圧監視回路、（１９）はＶＣＣ／Ｖ
ＰＰ電圧比較検出回路。尚、図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

記憶素子に記憶されたデータを、マイクロプロセッサの
データ書込み処理のもとに、ＲＯＭに書込むＲＯＭライ
タ装置において、上記ＲＯＭの駆動用可変電圧回路と、
テータ書込み用可変電圧回路と、ＲＯＭよりデータ書込
み、或は読み出し時に上記マイクロプロセッサの電圧制
御処理に従って上記各可変電圧回路の電圧値を、データ
書込み或は読み出し用に連続可変出力制御する電圧制御
回路と、各電圧出力状態を監視し、電圧異常検出時に、
各電圧供給を遮断するとともに、マイクロプロセッサに
よるＲＯＭのデータ書込み及び読み出し処理を停止する
電圧監視回路とを備えたことを特徴とするＲＯＭライタ
装置。