JPS6142357B2 - - Google Patents
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- Publication number
- JPS6142357B2 JPS6142357B2 JP56200521A JP20052181A JPS6142357B2 JP S6142357 B2 JPS6142357 B2 JP S6142357B2 JP 56200521 A JP56200521 A JP 56200521A JP 20052181 A JP20052181 A JP 20052181A JP S6142357 B2 JPS6142357 B2 JP S6142357B2
- Authority
- JP
- Japan
- Prior art keywords
- clock pulse
- time
- flip
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
この発明は直列データ伝送回路（シフトレジス
タ）の改良に関するものである。
タ）の改良に関するものである。
第１図は従来のシフトレジスタを示すブロツク
構成図で、１，２，３，４はＤタイプのフリツプ
フロツプ回路でＤ端子に接続された入力信号を、
Ｔ端子に接続されたクロツクパルスの立上りのエ
ツジで読込んで記憶するものである。５はフリツ
プフロツプ回路（以下FFという。）１への信号入
力端子、６はクロツクパルス入力端子、７はFF
４からの信号出力端子、ａはFF１への入力信
号、ｂはFF１からFF２への入力信号、ｃはFF
２からFF３への入力信号、ｄはFF３からFF４
への入力信号、ｅはFF４からの出力信号、φ１
はFF１〜FF４への共通クロツクパルスである。
構成図で、１，２，３，４はＤタイプのフリツプ
フロツプ回路でＤ端子に接続された入力信号を、
Ｔ端子に接続されたクロツクパルスの立上りのエ
ツジで読込んで記憶するものである。５はフリツ
プフロツプ回路（以下FFという。）１への信号入
力端子、６はクロツクパルス入力端子、７はFF
４からの信号出力端子、ａはFF１への入力信
号、ｂはFF１からFF２への入力信号、ｃはFF
２からFF３への入力信号、ｄはFF３からFF４
への入力信号、ｅはFF４からの出力信号、φ１
はFF１〜FF４への共通クロツクパルスである。
以下、クロツクパルスφ１に伝送遅延の無視で
きる通常の場合の動作を第２図に示す各部波形図
で説明する。入力端子１への入力信号ａは高レベ
ル（“１”）であり、これがクロツクパルスφ１の
立上りに時点t1においてFF１へ読み込まれ出力
ｂは“１”になる。この時点t1までは信号ｂ，
ｃ，ｄともに低レベル（“０”）であるのでFF
２，３，４はいずれも変化せず出力ｃ，ｄ，ｅは
“０”のままである。クロツクパルスφ１の次の
立上り時点t2の直前にはａ＝“１”、ｂ＝“１”、ｃ
＝“０”、ｄ＝“０”であるから、時点t2ではｂ＝
“１”、ｃ＝“１”、ｄ＝“０”、ｅ＝“０”となる。
そして、時点t3までに図示のように入力信号ａが
“０”になるとすると、時点t3直前にはａ＝
“０”、ｂ＝“１”、ｃ＝“１”、ｄ＝“０”、ｅ＝
“０”であるから、時点t3ではｂ＝“０”、ｃ＝
“１”、ｄ＝“１”、ｅ＝“０”となる。以下同様に
して、第２図に示したようにシフトレジスタとし
ての動作をする。
きる通常の場合の動作を第２図に示す各部波形図
で説明する。入力端子１への入力信号ａは高レベ
ル（“１”）であり、これがクロツクパルスφ１の
立上りに時点t1においてFF１へ読み込まれ出力
ｂは“１”になる。この時点t1までは信号ｂ，
ｃ，ｄともに低レベル（“０”）であるのでFF
２，３，４はいずれも変化せず出力ｃ，ｄ，ｅは
“０”のままである。クロツクパルスφ１の次の
立上り時点t2の直前にはａ＝“１”、ｂ＝“１”、ｃ
＝“０”、ｄ＝“０”であるから、時点t2ではｂ＝
“１”、ｃ＝“１”、ｄ＝“０”、ｅ＝“０”となる。
そして、時点t3までに図示のように入力信号ａが
“０”になるとすると、時点t3直前にはａ＝
“０”、ｂ＝“１”、ｃ＝“１”、ｄ＝“０”、ｅ＝
“０”であるから、時点t3ではｂ＝“０”、ｃ＝
“１”、ｄ＝“１”、ｅ＝“０”となる。以下同様に
して、第２図に示したようにシフトレジスタとし
ての動作をする。
ところが、第１図に示した構成において、FF
１，２で構成される（）部と一点鎖線部Ｌから
右のFF３，４で構成される（）部とが別の基
板上に設けられる場合や、極端な場合には別個の
筐体に配置され一点鎖線部Ｌをケーブルで接続す
る必要を生じる場合がある。この場合には（）
部のクロツクパルスφ１と（）部のクロツクパ
ルスφ２との間に時間差を生じる。
１，２で構成される（）部と一点鎖線部Ｌから
右のFF３，４で構成される（）部とが別の基
板上に設けられる場合や、極端な場合には別個の
筐体に配置され一点鎖線部Ｌをケーブルで接続す
る必要を生じる場合がある。この場合には（）
部のクロツクパルスφ１と（）部のクロツクパ
ルスφ２との間に時間差を生じる。
第３図はこのような状態における動作を説明す
るための各部波形図である。図示のように、
（）部のクロツクパルスφ１と（）部のクロ
ツクパルスφ２との間に時間遅れΔＴがある場
合、時点t1の直前にはａ＝“１”、ｂ＝“０”であ
るので、時点t1ではｂ＝“１”、ｃ＝“０”とな
る。（）部のFF３，４はクロツクパルスφ２で
動作するが入力がいずれも“０”であるので、出
力ｄ，ｅは“０”のままである。次に時点t2直前
にはａ＝“１”、ｂ＝“１”で時点t2にはｂ＝
“１”、ｃ＝“１”となる。ところが、クロツクパ
ルスφ２の立上り時点t21の直前にはｃ＝“１”、
ｄ＝“０”であるので、時点t21にはｄ＝“１”、ｅ
＝“０”になる。すなわち、時点t3に達するまで
にａ＝“０”、ｂ＝“１”、ｃ＝“１”、ｄ＝“１”、
ｅ
＝“０”となるわけで、第２図に示した通常の動
作とは異なつた誤動作をする。以下、同様にして
FF１，２はクロツクパルスφ１の立上り時点、
FF３，４はクロツクパルスφ２の立上り時点で
状態が変化して、時点t4の直前にはｂ＝“０”、ｃ
＝“１”、ｄ＝“１”、ｅ＝“１”となり、第２図に
示した通常の動作の場合のｂ＝“０”、ｃ＝“１”、
ｄ＝“１”、ｅ＝“１”であるとの異つた誤動作を
する。そして、時点t5の直前にはｂ＝“０”、ｃ＝
“０”、ｄ＝“０”、ｅ＝“１”となり、第２図の通
常動作の場合のｂ＝“０”、ｃ＝“０”、ｄ＝“１”、
ｅ＝“１”であるのと異なつた誤動作をし、更に
時点t51の後にはｂ，ｃ，ｄ，ｅすべて“０”と
なり、第２図の通常動作の場合のｂ＝“０”、ｃ＝
“０”、ｄ＝“０”、ｅ＝“１”であるのと異なつた
誤動作をする。このようにシフトレジスタとして
の動作を行なえなくなる。
るための各部波形図である。図示のように、
（）部のクロツクパルスφ１と（）部のクロ
ツクパルスφ２との間に時間遅れΔＴがある場
合、時点t1の直前にはａ＝“１”、ｂ＝“０”であ
るので、時点t1ではｂ＝“１”、ｃ＝“０”とな
る。（）部のFF３，４はクロツクパルスφ２で
動作するが入力がいずれも“０”であるので、出
力ｄ，ｅは“０”のままである。次に時点t2直前
にはａ＝“１”、ｂ＝“１”で時点t2にはｂ＝
“１”、ｃ＝“１”となる。ところが、クロツクパ
ルスφ２の立上り時点t21の直前にはｃ＝“１”、
ｄ＝“０”であるので、時点t21にはｄ＝“１”、ｅ
＝“０”になる。すなわち、時点t3に達するまで
にａ＝“０”、ｂ＝“１”、ｃ＝“１”、ｄ＝“１”、
ｅ
＝“０”となるわけで、第２図に示した通常の動
作とは異なつた誤動作をする。以下、同様にして
FF１，２はクロツクパルスφ１の立上り時点、
FF３，４はクロツクパルスφ２の立上り時点で
状態が変化して、時点t4の直前にはｂ＝“０”、ｃ
＝“１”、ｄ＝“１”、ｅ＝“１”となり、第２図に
示した通常の動作の場合のｂ＝“０”、ｃ＝“１”、
ｄ＝“１”、ｅ＝“１”であるとの異つた誤動作を
する。そして、時点t5の直前にはｂ＝“０”、ｃ＝
“０”、ｄ＝“０”、ｅ＝“１”となり、第２図の通
常動作の場合のｂ＝“０”、ｃ＝“０”、ｄ＝“１”、
ｅ＝“１”であるのと異なつた誤動作をし、更に
時点t51の後にはｂ，ｃ，ｄ，ｅすべて“０”と
なり、第２図の通常動作の場合のｂ＝“０”、ｃ＝
“０”、ｄ＝“０”、ｅ＝“１”であるのと異なつた
誤動作をする。このようにシフトレジスタとして
の動作を行なえなくなる。
この発明は以上のような点に鑑みてなされたも
ので、クロツクパルスを反転させて反転クロツク
パルスをつくり、シフトレジスタをブロツクに分
割するときに、その分割点に上記反転クロツクパ
ルスでトリガされるFFを挿入することによつ
て、両ブロツク間のクロツクパルスに時間遅延が
あつても誤動作を生じないシフトレジスタを提供
することを目的としている。
ので、クロツクパルスを反転させて反転クロツク
パルスをつくり、シフトレジスタをブロツクに分
割するときに、その分割点に上記反転クロツクパ
ルスでトリガされるFFを挿入することによつ
て、両ブロツク間のクロツクパルスに時間遅延が
あつても誤動作を生じないシフトレジスタを提供
することを目的としている。
第４図はこの発明の一実施例を示すブロツク構
成図で、第１図の従来例と同等部分は同一符号で
示し、その説明は省略する。２ａおよび４ａは反
転クロツクパルスでトリガされ、それぞれFF２
および４の次に挿入されたFF、８はFF４ａから
の出力端子、９はクロツクパルスφa1を反転させ
て反転クロツクパルスφb1を得るインバータ、φ
a2，φb2は一点鎖線部Ｌを越えて（）部に達し
た時間遅れΔＴを有するクロツクパルスおよび反
転クロツクパルス、ＣaはFF２ａの出力信号、ｅ
aはFF４ａの出力信号である。
成図で、第１図の従来例と同等部分は同一符号で
示し、その説明は省略する。２ａおよび４ａは反
転クロツクパルスでトリガされ、それぞれFF２
および４の次に挿入されたFF、８はFF４ａから
の出力端子、９はクロツクパルスφa1を反転させ
て反転クロツクパルスφb1を得るインバータ、φ
a2，φb2は一点鎖線部Ｌを越えて（）部に達し
た時間遅れΔＴを有するクロツクパルスおよび反
転クロツクパルス、ＣaはFF２ａの出力信号、ｅ
aはFF４ａの出力信号である。
第５図はこの実施例の動作を説明するための各
部波形図である。図示のように、時点t1で信号ｂ
が、時点t2で信号ｃが“１”になるのは従来の通
りであるが、次に反転クロツクパルスφb1の立上
り時点ｔ2aにFF２ａがセツトされ信号ｃaが
“１”になる。従つて、遅延したパルスクロツク
φa2でトリガされるFF３は時点t31にセツトされ
信号ｄが“１”になる。なお、FF１および２は
従来どおり動作し、入力信号ａが図示のように変
化すれば信号ｂは時点t3に“０”になり、信号ｃ
は時点t4に“０”になる。次に、時点t41には信号
ｄによつてFF４がセツトされ信号ｅは“１”に
なる。そして、時点ｔ4aにはFF２ａがリセツト
され信号ｃaは“０”になる。つづいて、遅延し
た反転クロツクパルスφb2の立上り時点ｔ4a1に信
号ｅによつてFF４ａがセツトされ信号ｅaは
“１”となり、以下時点t51には信号ｄが、時点t61
には信号ｅが、時点ｔ6a1には信号ｅaが“０”に
なることは容易に理解できよう。
部波形図である。図示のように、時点t1で信号ｂ
が、時点t2で信号ｃが“１”になるのは従来の通
りであるが、次に反転クロツクパルスφb1の立上
り時点ｔ2aにFF２ａがセツトされ信号ｃaが
“１”になる。従つて、遅延したパルスクロツク
φa2でトリガされるFF３は時点t31にセツトされ
信号ｄが“１”になる。なお、FF１および２は
従来どおり動作し、入力信号ａが図示のように変
化すれば信号ｂは時点t3に“０”になり、信号ｃ
は時点t4に“０”になる。次に、時点t41には信号
ｄによつてFF４がセツトされ信号ｅは“１”に
なる。そして、時点ｔ4aにはFF２ａがリセツト
され信号ｃaは“０”になる。つづいて、遅延し
た反転クロツクパルスφb2の立上り時点ｔ4a1に信
号ｅによつてFF４ａがセツトされ信号ｅaは
“１”となり、以下時点t51には信号ｄが、時点t61
には信号ｅが、時点ｔ6a1には信号ｅaが“０”に
なることは容易に理解できよう。
このようにしてこの実施例によれば、クロツク
パルスに伝送遅延があつても、時点t2の直前には
ｂ＝“１”、ｃ＝“０”、ｄ＝“０”、ｅ＝“０”、時
点
t3の直前にはｂ＝“１”、ｃ＝“１”、ｄ＝“０”、ｅ
＝“０”、時点t4の直前にはｂ＝“０”、ｃ＝“１”、
ｄ＝“１”、ｅ＝“０”、そして時点t5にはｂ＝
“０”、ｃ＝“０”、ｄ＝“１”、ｅ＝“１”、時点t6
に
はｂ＝“０”、ｃ＝“０”、ｄ＝“０”、ｅ＝“１”、
更
に時点t61以後はｂ，ｃ，ｄ，ｅはすべて“０”
になり、第２図に示した正常のシフトレジスタの
動作と同一の動作をする。
パルスに伝送遅延があつても、時点t2の直前には
ｂ＝“１”、ｃ＝“０”、ｄ＝“０”、ｅ＝“０”、時
点
t3の直前にはｂ＝“１”、ｃ＝“１”、ｄ＝“０”、ｅ
＝“０”、時点t4の直前にはｂ＝“０”、ｃ＝“１”、
ｄ＝“１”、ｅ＝“０”、そして時点t5にはｂ＝
“０”、ｃ＝“０”、ｄ＝“１”、ｅ＝“１”、時点t6
に
はｂ＝“０”、ｃ＝“０”、ｄ＝“０”、ｅ＝“１”、
更
に時点t61以後はｂ，ｃ，ｄ，ｅはすべて“０”
になり、第２図に示した正常のシフトレジスタの
動作と同一の動作をする。
なお、上記実施例ではインバータ９を用い、
FF２ａ，４ａには他のFFと同様のクロツクパル
スの立上りで動作するものを用いたが、FF２
ａ，４ａにクロツクパルスの立下りで動作するも
のを用いればインバータ９を用いなくとも同様の
効果が得られることは理解できるであろう。ま
た、実施例におけるクロツクパルスφ１とφ２と
は反転関係に限らず、１周期以下の遅延関係にあ
ればよい。
FF２ａ，４ａには他のFFと同様のクロツクパル
スの立上りで動作するものを用いたが、FF２
ａ，４ａにクロツクパルスの立下りで動作するも
のを用いればインバータ９を用いなくとも同様の
効果が得られることは理解できるであろう。ま
た、実施例におけるクロツクパルスφ１とφ２と
は反転関係に限らず、１周期以下の遅延関係にあ
ればよい。
以上詳述したように、この発明ではシフトレジ
スタを互いに間隔をおいて複数個のブロツクに分
割して配設する場合に、そのブロツク間に、その
シフトレジスタを構成する主フリツプフロツプを
トリガするクロツクパルスよりその１周期以下の
遅延をさせたパルスでトリガされる補助フリツプ
フロツプ回路を設けたので、クロツクパルスの伝
播に遅延があつてもシフト動作の誤動作を防止で
きる。
スタを互いに間隔をおいて複数個のブロツクに分
割して配設する場合に、そのブロツク間に、その
シフトレジスタを構成する主フリツプフロツプを
トリガするクロツクパルスよりその１周期以下の
遅延をさせたパルスでトリガされる補助フリツプ
フロツプ回路を設けたので、クロツクパルスの伝
播に遅延があつてもシフト動作の誤動作を防止で
きる。
第１図は従来のシフトレジスタを示すブロツク
構成図、第２図はその通常の動作を説明するため
の各部波形図、第３図はクロツクパルスの伝播遅
延による誤動作を説明するための各部波形図、第
４図はこの発明の一実施例を示すブロツク構成
図、第５図はこの実施例の動作を説明するための
各部波形図である。 図において、１，２，３，４は主フリツプフロ
ツプ回路、２ａ，４ａは補助フリツプフロツプ回
路、５は信号入力端子、６はクロツクパルス入力
端子、φa1，φa2は主フリツプフロツプ回路トリ
ガ用クロツクパルス、φb1，φb2は位相反転クロ
ツクパルスである。なお、図中同一符号は同一ま
たは相当部分を示す。
構成図、第２図はその通常の動作を説明するため
の各部波形図、第３図はクロツクパルスの伝播遅
延による誤動作を説明するための各部波形図、第
４図はこの発明の一実施例を示すブロツク構成
図、第５図はこの実施例の動作を説明するための
各部波形図である。 図において、１，２，３，４は主フリツプフロ
ツプ回路、２ａ，４ａは補助フリツプフロツプ回
路、５は信号入力端子、６はクロツクパルス入力
端子、φa1，φa2は主フリツプフロツプ回路トリ
ガ用クロツクパルス、φb1，φb2は位相反転クロ
ツクパルスである。なお、図中同一符号は同一ま
たは相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 複数段の主フリツプフロツプ回路を縦続接続
してなり、信号入力端側から供給されるクロツク
パルスによつて共通にトリガされるように構成さ
れるとともに、上記複数段の主フリツプフロツプ
回路が互いに間隔をおいた複数個のブロツクに分
割して配設されたものにおいて、上記各ブロツク
の間に上記主フリツプフロツプ回路のトリガ時点
より上記クロツクパルスの１周期以下の時間遅延
をもつてトリガされる補助フリツプフロツプ回路
を挿入したことを特徴とする直列データ伝送回
路。 ２ 補助フリツプフロツプ回路は主フリツプフロ
ツプ回路をトリガするクロツクパルスの逆相パル
スでトリガされるようにしたことを特徴とする特
許請求の範囲第１項記載の直列データ伝送回路。 ３ 補助フリツプフロツプ回路はクロツクパルス
の主フリツプフロツプ回路をトリガするパルス端
と逆のパルス端でトリガされるようにしたことを
特徴とする特許請求の範囲第１項記載の直列デー
タ伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200521A JPS58102393A (ja) | 1981-12-11 | 1981-12-11 | 直列デ−タ伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200521A JPS58102393A (ja) | 1981-12-11 | 1981-12-11 | 直列デ−タ伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58102393A JPS58102393A (ja) | 1983-06-17 |
| JPS6142357B2 true JPS6142357B2 (ja) | 1986-09-20 |
Family
ID=16425688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56200521A Granted JPS58102393A (ja) | 1981-12-11 | 1981-12-11 | 直列デ−タ伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58102393A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4422784C2 (de) * | 1994-06-29 | 1999-05-27 | Texas Instruments Deutschland | Schaltungsanordnung mit wenigstens einer Schaltungseinheit wie einem Register, einer Speicherzelle, einer Speicheranordnung oder dergleichen |
-
1981
- 1981-12-11 JP JP56200521A patent/JPS58102393A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58102393A (ja) | 1983-06-17 |
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