JPS58102393A - 直列デ−タ伝送回路 - Google Patents
直列デ−タ伝送回路Info
- Publication number
- JPS58102393A JPS58102393A JP56200521A JP20052181A JPS58102393A JP S58102393 A JPS58102393 A JP S58102393A JP 56200521 A JP56200521 A JP 56200521A JP 20052181 A JP20052181 A JP 20052181A JP S58102393 A JPS58102393 A JP S58102393A
- Authority
- JP
- Japan
- Prior art keywords
- clock pulse
- flip
- time
- terminal
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は直列データ伝送回路（シフトレジスタ）の改
良に関するものである。
良に関するものである。
第１図は従来のシフトレジスタを示すブロック構成図で
、（１） 、 （２） 、 （３） 、 （４）はＤタ
イプのフリップフロップ回路でＤ端子に接続された入力
信号を、Ｔ端子に接続されたクロックパルスの立上りの
エツジで読込んで記憶するものである。（５）はフリッ
プフロップ回路（以下ＦＦという。）（１）への信号入
力端子、（６）はクロックパルス入力端子、（７）ＱＦ
Ｆ（４〕からの信号出力端子、ａはＦ Ｆ （１）への
入力信号、ｂはＦ Ｆ （１）からＦ Ｆ （２）への
入力信号、ＣはＦ Ｆ （２）からＦ Ｆ （３）への
入力信号、ｄはＦ Ｆ （ｓ）からＦ Ｆ （４）（の
入力信号、ｅはＦ Ｆ （４）からの出力信号、ψ１は
ＦＦ（１）〜ＦＦ（４）への共通りロックパルスである
。
、（１） 、 （２） 、 （３） 、 （４）はＤタ
イプのフリップフロップ回路でＤ端子に接続された入力
信号を、Ｔ端子に接続されたクロックパルスの立上りの
エツジで読込んで記憶するものである。（５）はフリッ
プフロップ回路（以下ＦＦという。）（１）への信号入
力端子、（６）はクロックパルス入力端子、（７）ＱＦ
Ｆ（４〕からの信号出力端子、ａはＦ Ｆ （１）への
入力信号、ｂはＦ Ｆ （１）からＦ Ｆ （２）への
入力信号、ＣはＦ Ｆ （２）からＦ Ｆ （３）への
入力信号、ｄはＦ Ｆ （ｓ）からＦ Ｆ （４）（の
入力信号、ｅはＦ Ｆ （４）からの出力信号、ψ１は
ＦＦ（１）〜ＦＦ（４）への共通りロックパルスである
。
以下、クロックパルスψ１に伝送遅延の無視できる通常
の場合の動作を第２図に示す各部波形図で説明する。入
力端子（１）への入力信号ａは高レベル（１１１１１）
であり、これがクロックパルスφ１の立上り時点ｔ１に
おいてＦ Ｆ （１）へ読み込まれ出力すは＋１１１１
になる。この時点ｔ１までは信号す、ｃ、ｄともに低レ
ベル（ｌｌｏｌｌ）であるのでＦ Ｆ（２） 、 （３
） 、 （４）はいずれも変化せず出力ｃ＋ｄ＋ｅはｌ
ｌ０ＩＩの捷まである。
の場合の動作を第２図に示す各部波形図で説明する。入
力端子（１）への入力信号ａは高レベル（１１１１１）
であり、これがクロックパルスφ１の立上り時点ｔ１に
おいてＦ Ｆ （１）へ読み込まれ出力すは＋１１１１
になる。この時点ｔ１までは信号す、ｃ、ｄともに低レ
ベル（ｌｌｏｌｌ）であるのでＦ Ｆ（２） 、 （３
） 、 （４）はいずれも変化せず出力ｃ＋ｄ＋ｅはｌ
ｌ０ＩＩの捷まである。
クロックパルスψ の次の立上り時点ｔ２の直前にはａ
＝１１１１１ 、 ｂ＝＋ １１１１１ 、 Ｃ＝＝
ｌｌ０ＩＩ 、 ｄ＝＝ ＩＩ□ＩＩであるから、時点
ｔ２テはｂ＝ １１１１１ 、 。＝ １１１１１ 、
ｄ＝ ＩＩ□ＩＩ 、 ６＝＝ ｌｌ０ＩＩとなる。
＝１１１１１ 、 ｂ＝＋ １１１１１ 、 Ｃ＝＝
ｌｌ０ＩＩ 、 ｄ＝＝ ＩＩ□ＩＩであるから、時点
ｔ２テはｂ＝ １１１１１ 、 。＝ １１１１１ 、
ｄ＝ ＩＩ□ＩＩ 、 ６＝＝ ｌｌ０ＩＩとなる。
そして、時点１３１でに図示のように入力信号ａかＩＱ
１１になるとすると、時点ｔ３＠前にはａ−１１０１１
゜ｂ＝１１１１１ 、 ｃ−ＩＩＩＩＩ 、 ｄ＝＝
ＩＩ□ＩＩ 、 ｅ＝＝ ｌｌ０ＩＩであるから、時点
ｔ３ではｂ＝ｌｌＱｌｌ 、 。−”ｌ” 、 ｄ工１
１１１１ 、６−’ＩＱ’ｌとなる。
１１になるとすると、時点ｔ３＠前にはａ−１１０１１
゜ｂ＝１１１１１ 、 ｃ−ＩＩＩＩＩ 、 ｄ＝＝
ＩＩ□ＩＩ 、 ｅ＝＝ ｌｌ０ＩＩであるから、時点
ｔ３ではｂ＝ｌｌＱｌｌ 、 。−”ｌ” 、 ｄ工１
１１１１ 、６−’ＩＱ’ｌとなる。
以下同様にして、第２図に示したようにシフトレジスタ
としての動作をする。
としての動作をする。
ところが、第１図に示した構成において、Ｆ ｐ（１）
。
。
（２）で構成をれる（Ｉ）部と一点鎖線部りから右のＦ
Ｆ（３）、（４）で構成される（Ｉ］）部とが別の基板
上に設けられる場合や、極端な場合には別個の筐体に配
置され一点鎖線部りをケーブルで接続する必要を生じる
場合がある。この場合には（Ｉ）部のクロックパルスφ
１と（ＩＩ）部のクロックパルスφ２との間に時間差を
生じる。
Ｆ（３）、（４）で構成される（Ｉ］）部とが別の基板
上に設けられる場合や、極端な場合には別個の筐体に配
置され一点鎖線部りをケーブルで接続する必要を生じる
場合がある。この場合には（Ｉ）部のクロックパルスφ
１と（ＩＩ）部のクロックパルスφ２との間に時間差を
生じる。
第３図はこのような状態における動作を説明するだめの
各部波形図である。図示のように、ＣＩ）部のクロック
パルスφ ト（［Ｉ）部のクロックパルスφ２との間に
時間遅れΔＴがある場合、時点ｔ１の直前にはａ＝＝
１１１１１ 、 ｂ＝＝ ＩＩ□ＩＩであるので、時点
ｔ１ではｂ−’ｌ ｌ ＩＩ 、 ｃ−ＩＩＯＩＩとな
る。（ＩＩ）部のＦ Ｆ（３） 、 （４）はクロック
パルスφ２で動作するが入力がいずれも１１０＋１であ
るので、出力ｃ＋、 、 ｅばＩＩ□ＩＩのま捷である
。次に時点ｔ 直前にはａ＝＝ １１１１１ 、 ｂ＝
１１１１１で時点ｔ２にはｂ＝＝ ｌす１゜Ｃ＝＝ １
１１１１となる。ところが、クロックパルスφ２の立上
り時点ｔ２□の直前にはＣ−１す°、 ｄ＝＝ ＩＩ□
ＩＩであるので、時点ｔ２□にはｄ＝＝ １１１１１
、 ｅ’＝＝ １１０１１になる。す々わち、時点ｔ３
に達するまでにａ−１１ＱＩＩ 、 ｂ＝ １１１１１
゜Ｃ＝＝ １１１１１ 、 ｄ＝＝ １１１１１ 、
ｅ＝＝ ＩＩ□ＩＩとなるわけで、第２図に示した通常
の動作とは異なった誤動作をする。以下、同様にしてＦ
Ｔｉ’（１） 、（２）はクロックパルスφ１の立上
り時点、Ｆ Ｆ（３） 、（４）はクロックパルスφ２
の立上シ時点で状態が変化して、時点ｔ４の直前には１
）＝ ＩＩ□ＩＩ 、 ｃ＝ １１１１１ 、 ｄ＝
１１１１１ 、６＝’１１”となり、第２図に示した通
常の動作の場合のｂ＝ ＩＩＱＩＩ 、 ｃ ＝Ｉｌｌ
°１．ｄ−“１１１１ 、 ｅ ＝″゛１°１であると
の異った誤動作をする。そして、時点ｔ５の直前にばｂ
： ｌｌ０ＩＩ 、 ｃ＝ ｌｌ０ＩＩ 、 ｄ： Ｉ
Ｉ□ＩＩ。
各部波形図である。図示のように、ＣＩ）部のクロック
パルスφ ト（［Ｉ）部のクロックパルスφ２との間に
時間遅れΔＴがある場合、時点ｔ１の直前にはａ＝＝
１１１１１ 、 ｂ＝＝ ＩＩ□ＩＩであるので、時点
ｔ１ではｂ−’ｌ ｌ ＩＩ 、 ｃ−ＩＩＯＩＩとな
る。（ＩＩ）部のＦ Ｆ（３） 、 （４）はクロック
パルスφ２で動作するが入力がいずれも１１０＋１であ
るので、出力ｃ＋、 、 ｅばＩＩ□ＩＩのま捷である
。次に時点ｔ 直前にはａ＝＝ １１１１１ 、 ｂ＝
１１１１１で時点ｔ２にはｂ＝＝ ｌす１゜Ｃ＝＝ １
１１１１となる。ところが、クロックパルスφ２の立上
り時点ｔ２□の直前にはＣ−１す°、 ｄ＝＝ ＩＩ□
ＩＩであるので、時点ｔ２□にはｄ＝＝ １１１１１
、 ｅ’＝＝ １１０１１になる。す々わち、時点ｔ３
に達するまでにａ−１１ＱＩＩ 、 ｂ＝ １１１１１
゜Ｃ＝＝ １１１１１ 、 ｄ＝＝ １１１１１ 、
ｅ＝＝ ＩＩ□ＩＩとなるわけで、第２図に示した通常
の動作とは異なった誤動作をする。以下、同様にしてＦ
Ｔｉ’（１） 、（２）はクロックパルスφ１の立上
り時点、Ｆ Ｆ（３） 、（４）はクロックパルスφ２
の立上シ時点で状態が変化して、時点ｔ４の直前には１
）＝ ＩＩ□ＩＩ 、 ｃ＝ １１１１１ 、 ｄ＝
１１１１１ 、６＝’１１”となり、第２図に示した通
常の動作の場合のｂ＝ ＩＩＱＩＩ 、 ｃ ＝Ｉｌｌ
°１．ｄ−“１１１１ 、 ｅ ＝″゛１°１であると
の異った誤動作をする。そして、時点ｔ５の直前にばｂ
： ｌｌ０ＩＩ 、 ｃ＝ ｌｌ０ＩＩ 、 ｄ： Ｉ
Ｉ□ＩＩ。
ｅ−ｌ１１１となり、第２図の通常動作の場合のｌ）
−１１Ｑ ＩＩ 。
−１１Ｑ ＩＩ 。
ｃ＝＝ ＩＩ□ＩＩ 、 ｄ＝ １１１１１ 、 ｅ＝
１１１１１であるのと異なった誤動作をし、更に時点
ｔ５１の後にはｂ＋ Ｃ＋ ｄ １ ｅすべてＩＩ （
）ＩＩとなり、第２図の通常動作の場合のｂ−ＩＩ Ｑ
ＩＩ。
１１１１１であるのと異なった誤動作をし、更に時点
ｔ５１の後にはｂ＋ Ｃ＋ ｄ １ ｅすべてＩＩ （
）ＩＩとなり、第２図の通常動作の場合のｂ−ＩＩ Ｑ
ＩＩ。
ｃ−ＩＩＱＩＩ 、 ｄ−ＩＩＯＩＩ 、 ６−１１１
１１であるのと異なった誤動作をする。このようにシフ
トレジスタとしての動作を行なえなくなる。
１１であるのと異なった誤動作をする。このようにシフ
トレジスタとしての動作を行なえなくなる。
この発明は以上のよう々点に鑑みてなされたもので、ク
ロックパルスを反転式せて反転クロックパルスをつくり
、シフトレジスタをブロックに分割するときに、その分
割点に上記反転クロックパルスでトリガされるＦＦを１
申入することによって、両ブロック間のクロックパルス
に時間遅延があっても誤動作を生じないシフトレジスタ
を提供することを目的としている。
ロックパルスを反転式せて反転クロックパルスをつくり
、シフトレジスタをブロックに分割するときに、その分
割点に上記反転クロックパルスでトリガされるＦＦを１
申入することによって、両ブロック間のクロックパルス
に時間遅延があっても誤動作を生じないシフトレジスタ
を提供することを目的としている。
第４図はこの発明の一実施例を示すブロック構成図で、
第１図の従来例と同等部分は同一符号で示し、その説明
は省略する。（２ａ）および（４ａ）は反転クロックパ
ルスでトリガされ、それぞれＰ″Ｆ（２）および（４）
の次に挿入されたＦＦ、（８）はＦ Ｆ （４ａ）から
の出力端子、（９）はクロックパルスφ８１を反転させ
て反転クロックパルスφ５．を得るインバータ、φａ２
．φｂ２は一点鎖線部りを越えて（ＩＩｊ部に達した時
間遅れΔＴを有するクロックパルスおよび反転クロック
パルス、Ｃ４はｐＦ（２ａ）の出力信号、θ８はＦｙ（
４ａ）の出力信号である。
第１図の従来例と同等部分は同一符号で示し、その説明
は省略する。（２ａ）および（４ａ）は反転クロックパ
ルスでトリガされ、それぞれＰ″Ｆ（２）および（４）
の次に挿入されたＦＦ、（８）はＦ Ｆ （４ａ）から
の出力端子、（９）はクロックパルスφ８１を反転させ
て反転クロックパルスφ５．を得るインバータ、φａ２
．φｂ２は一点鎖線部りを越えて（ＩＩｊ部に達した時
間遅れΔＴを有するクロックパルスおよび反転クロック
パルス、Ｃ４はｐＦ（２ａ）の出力信号、θ８はＦｙ（
４ａ）の出力信号である。
第５図はこの実施例の動作を説明するための各部波形図
である。図示のように、時点ｔ１で信号すが、時点ｔ２
で信号Ｃが□′ｌ゛１になるのは従来の通りであるが、
次に反転クロックパルスφ５□の立上り時点ｔ２ａにＦ
Ｆ（２ａ）がセットされ信５号Ｃａが１１１１１になる
。従って、遅延したパルスクロックφａ２でトリガされ
るＦＦ（３）は時点ｔ３１にセットされ信号ｄが１ｌｌ
１１になる。なお、ＦＦ（１）および（２ンは従来どお
り動作し、入力信号ａが図示のように変化すれば信号す
は時点ｔ３に１０））になり、信号Ｃは時点ｔ４にＩＩ
ＯＩＩになる。
である。図示のように、時点ｔ１で信号すが、時点ｔ２
で信号Ｃが□′ｌ゛１になるのは従来の通りであるが、
次に反転クロックパルスφ５□の立上り時点ｔ２ａにＦ
Ｆ（２ａ）がセットされ信５号Ｃａが１１１１１になる
。従って、遅延したパルスクロックφａ２でトリガされ
るＦＦ（３）は時点ｔ３１にセットされ信号ｄが１ｌｌ
１１になる。なお、ＦＦ（１）および（２ンは従来どお
り動作し、入力信号ａが図示のように変化すれば信号す
は時点ｔ３に１０））になり、信号Ｃは時点ｔ４にＩＩ
ＯＩＩになる。
次に、時点ｔ４１には１百号ｄによってＦ Ｆ （４，
）がセットされ信号θはＩＩ １１１になる。そ１〜て
、時点ｔ４ａにはＦ Ｆ （２ａ）がリセットされ信号
Ｃａはｌｌ０ＩＩになる。
）がセットされ信号θはＩＩ １１１になる。そ１〜て
、時点ｔ４ａにはＦ Ｆ （２ａ）がリセットされ信号
Ｃａはｌｌ０ＩＩになる。
つづいて、遅延した反転クロックパルスφ５゜の立」＝
υ時時点４ａｌに信号ｅによってＦＦ（４−ａ）がセッ
トきれ信号θ８ば１１１１となり、以下時点ｔ５□には
信号ｄが、時点ｔ６１には信号ｅが、時点ｔ６８１には
信号ｅ８がｌｌ０ＩＩになることは容易に理解できよう
。
υ時時点４ａｌに信号ｅによってＦＦ（４−ａ）がセッ
トきれ信号θ８ば１１１１となり、以下時点ｔ５□には
信号ｄが、時点ｔ６１には信号ｅが、時点ｔ６８１には
信号ｅ８がｌｌ０ＩＩになることは容易に理解できよう
。
このようにしてこの実施例によれば、クロックパルスに
伝送遅延があっても、時点ｔ２の直前にはｂ工ＩＩ］−
ＩＩ 、 。工ＩＩ□ＩＩ 、 ｄ エＩＩ□ＩＩ 、
。＝＝： ｌｌｏＩｌｌ時点ｔ３ノ直前にばｂ＝＝
１１１１１ 、 （、＝＝ １１１１１ 、 ｄ ＝ニ
ー ｌｌ０ＩＩ 、 。−ＩＩＱＩＩ、時点ｔ４の直前
にばｂ−ＩＩＱＩＩ 、 ｃ：＝＝ ’ｌ工ＩＩ 、
ｄ＝＝ １１１１１ 、 ｅ＝＝ ｌｌ０１１１そして
時点ｔ５にはｂ＝ ｌｌ０ＩＩ 、 ｃ＝ ｌｌ０ＩＩ
、 ｄ＝ １１１１１ 、６＝ １１１１１１時点ｔ
６にはｂ＝ ｌｌ０ＩＩ 、 ｃ＝ ＩＩＱＩＩ 、
ｄ ＝ ＩＩ□ＩＩ 、 Ｑ＝ １１１１１１史に時点
ｔ６□以後（ｄ ｂ ＋ ｃ ＋ ｄ ＋θはすべてＩ
Ｉ□ＩＩになり、第２図に示した正常のシフトレジスタ
の動作と岡−の動作をする。
伝送遅延があっても、時点ｔ２の直前にはｂ工ＩＩ］−
ＩＩ 、 。工ＩＩ□ＩＩ 、 ｄ エＩＩ□ＩＩ 、
。＝＝： ｌｌｏＩｌｌ時点ｔ３ノ直前にばｂ＝＝
１１１１１ 、 （、＝＝ １１１１１ 、 ｄ ＝ニ
ー ｌｌ０ＩＩ 、 。−ＩＩＱＩＩ、時点ｔ４の直前
にばｂ−ＩＩＱＩＩ 、 ｃ：＝＝ ’ｌ工ＩＩ 、
ｄ＝＝ １１１１１ 、 ｅ＝＝ ｌｌ０１１１そして
時点ｔ５にはｂ＝ ｌｌ０ＩＩ 、 ｃ＝ ｌｌ０ＩＩ
、 ｄ＝ １１１１１ 、６＝ １１１１１１時点ｔ
６にはｂ＝ ｌｌ０ＩＩ 、 ｃ＝ ＩＩＱＩＩ 、
ｄ ＝ ＩＩ□ＩＩ 、 Ｑ＝ １１１１１１史に時点
ｔ６□以後（ｄ ｂ ＋ ｃ ＋ ｄ ＋θはすべてＩ
Ｉ□ＩＩになり、第２図に示した正常のシフトレジスタ
の動作と岡−の動作をする。
なお、上記実施例ではインバータ（９）を用い、ＦＦ（
２ａ） 、 （４ａ）には他のＦＦと同様のクロックパ
ルスの立上りで動作するものを用いたが、ｙｒ（２ａ）
。
２ａ） 、 （４ａ）には他のＦＦと同様のクロックパ
ルスの立上りで動作するものを用いたが、ｙｒ（２ａ）
。
（４ａ）にクロックパルスの立下りで動作するものを用
いればインバータ（９）を用いなくとも同様の効果が得
られることは理解できるであろう。また、実施例におけ
るクロックパルスφ１とφ２とは反転関係に限らず、１
８周期以下の遅延関係にあればよい０ 以上詳述したように、この発明ではシフトレジスタを互
いに間隔をおいて複数個のブロックに分割して配設する
場合に、そのブロック間に、そのシフトレジスタを構成
する主フリップフロップをトリガするクロックパルスよ
りその１周期以下の遅延をさせたパルスでトリガされる
補助フリップ７０ング回路を設けたので、クロックパル
スの伝播に遅延があってもシフト動作の誤動作を防止て
きる。
いればインバータ（９）を用いなくとも同様の効果が得
られることは理解できるであろう。また、実施例におけ
るクロックパルスφ１とφ２とは反転関係に限らず、１
８周期以下の遅延関係にあればよい０ 以上詳述したように、この発明ではシフトレジスタを互
いに間隔をおいて複数個のブロックに分割して配設する
場合に、そのブロック間に、そのシフトレジスタを構成
する主フリップフロップをトリガするクロックパルスよ
りその１周期以下の遅延をさせたパルスでトリガされる
補助フリップ７０ング回路を設けたので、クロックパル
スの伝播に遅延があってもシフト動作の誤動作を防止て
きる。
第１図は従来のシフトレジスタを示すブロック構成図、
第２図はその通常の動作を説明するための各部波形図、
第３図はクロックパルスの伝播遅延による誤動作を説明
するだめの谷部波形図、第４図はこの発り」の一実施例
を示すブロック構成図、第５図はこの実施例の動作を説
明するだめの各部波形図である。 図において、（１） 、 （２） 、 ｔ３） 、 （
４）は主フリップフロップ回路、（２ａ） 、 （４ａ
）は補助フリップフロップ回路、（５）は信号入力端子
、（６）はクロックパルス入力端子、φ８□、φ８２は
主フリップフロップ回路トリガ用クロックパルス、φ５
１．φ５２は位相反転クロックパルスである。 なお、図中同一符号は同−捷たは相当部分を示す。 代理人 葛野信−（外１名） 第１図 り 第２図 ｊｌ ｌ ｌ ： １
第２図はその通常の動作を説明するための各部波形図、
第３図はクロックパルスの伝播遅延による誤動作を説明
するだめの谷部波形図、第４図はこの発り」の一実施例
を示すブロック構成図、第５図はこの実施例の動作を説
明するだめの各部波形図である。 図において、（１） 、 （２） 、 ｔ３） 、 （
４）は主フリップフロップ回路、（２ａ） 、 （４ａ
）は補助フリップフロップ回路、（５）は信号入力端子
、（６）はクロックパルス入力端子、φ８□、φ８２は
主フリップフロップ回路トリガ用クロックパルス、φ５
１．φ５２は位相反転クロックパルスである。 なお、図中同一符号は同−捷たは相当部分を示す。 代理人 葛野信−（外１名） 第１図 り 第２図 ｊｌ ｌ ｌ ： １
Claims (3)
- （１）複数段の主フリップフロップ回路を縦続接続して
なり、信号入力端側から供給されるクロックパルスによ
って共通にトリガされるように構成されるとともに、上
記複数段の主フリップ７０ツブ回路が互いに間隔をおい
た複数個のブロックに分割して配設されたものにおいて
、上記各ブロックの間に上記主フリップフロップ回路の
トリガ時点よシ上記クロックパルスの１周期以下の時間
遅延をもってトリガされる補助フリップフロップ回路を
挿入したことを特徴とする直列データ伝送回路０ - （２） 補助フリップフロップ回路は主フリップ７０
ツブ回路をトリガするクロックパルスの逆相パルスでト
リガされるようにしたことを特徴とする特許請求の範囲
第１項記載の直列データ伝送回路。 - （３）補助フリップ７０ンプ回路は井；存りロンクパル
スの主フリップフロップ回路をトリガするパルス端と逆
のパルス端でトリガされるようにしたことを特徴とする
特許請求の範囲第１項記載の直列データ伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200521A JPS58102393A (ja) | 1981-12-11 | 1981-12-11 | 直列デ−タ伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200521A JPS58102393A (ja) | 1981-12-11 | 1981-12-11 | 直列デ−タ伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58102393A true JPS58102393A (ja) | 1983-06-17 |
| JPS6142357B2 JPS6142357B2 (ja) | 1986-09-20 |
Family
ID=16425688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56200521A Granted JPS58102393A (ja) | 1981-12-11 | 1981-12-11 | 直列デ−タ伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58102393A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996000965A1 (de) * | 1994-06-29 | 1996-01-11 | Oce Printing Systems Gmbh | Schaltungsanordnung mit wenigstens einer schaltungseinheit wie einem register, einer speicherzelle, einer speicheranordnung oder dergleichen |
-
1981
- 1981-12-11 JP JP56200521A patent/JPS58102393A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996000965A1 (de) * | 1994-06-29 | 1996-01-11 | Oce Printing Systems Gmbh | Schaltungsanordnung mit wenigstens einer schaltungseinheit wie einem register, einer speicherzelle, einer speicheranordnung oder dergleichen |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6142357B2 (ja) | 1986-09-20 |
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