JPS614271A

JPS614271A - メモリセル

Info

Publication number: JPS614271A
Application number: JP60022137A
Authority: JP
Inventors: ニツキー・チヤウ―チユン・リユ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1984-06-14
Filing date: 1985-02-08
Publication date: 1986-01-10
Also published as: CA1222064A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、広くはダイナミック・ランダム・アクセス
・メモリ（以下ＤＲＡＭ　と略記する）セルに関し、特
にセルの記憶用キャパシタが半導体基板中に形成した溝
領域内に配置されてなるＤＲＡＭセルに関するものであ
る。さらに詳しくは、この発明は、基板が濃くドープさ
れて、その濃くドープされた領域が記憶用キャパシタの
対向電極を形成し、一方、上記溝領域内に配置され濃く
ド−プされた多結晶プラグ領域が記憶用キャノくシタの
電極を形成するよ与にした１’）　Ｒ，Ａ　Ｍセルに係
るものである、このＴ）ＲＡＭセルは、記憶用キャノく
シタに整合して配置された１個のアクセス用トランジス
タを含んでなる。記憶用キャノくシタの電極は直接、ア
クセス用トランジスタのソースに接続される。

〔従来技術〕

近年の技術文献では、より高い集積密度を追求する°゛
１１デバイスモリセルが強調さｎている。

たいていの場合、メモリセルの高集積密度は、アクセス
用トランジスタと記憶用キャノζシタとを隣接させ、以
てセルの領域を低減しつつ記憶用のキャパシタンスを高
めることにより達成される。

さて、１９７８年に東京で開催された第１０回置体デバ
イス会議の会報（日本応用物理学会誌、増補版１８−１
．３５〜４２ページ）に掲載の、Ｋ、コバヤシらによる
、°°新規な、高濃度の重ねらシタキャパシタをもツＭ
Ｏ８ＲＡＭ　（Ｎｏｖｅｌ　ｌ−１ｉｇｈＤｅｎ１−１
ｉ、５ｔａｃｋｅｄ　Ｃａｐａｃｉｔｏｒ　ＮＯ８ＲＡ
Ｍ）　”と題する論文には、対応するアクセス用トラン
ジスタの上部に重ねられたキャパシタを使用するＤＥＬ
ＡＭセルが記載されている。しかし、このセルは、その
積重ね構造のために、３個の多結晶シリコン層を使用す
る必要があり、このためセルの表面の位相幾何的構造が
複雑になるとともに製造処理が困難であった。それに加
えて、重ねられたキャパシタは、ドーパントの輪郭が形
成された後に製造されるので、浅い拡散領域の輪郭をつ
くり出すことが困郵であった。但し、上述の要因を別と
するならば、キャパシタの構造がアクセス用トランジス
タに整合していることと、アクセス用トランジスタのソ
ースがキャパシタの電極に直接接続されていることによ
り、この構造は注目に値する。

また、１９８３年４月に発行された、ＩＥＥＥエレクト
ロン・デバイスｅレターズ（ＥｌｅｃｔｒｏｎＤｅｖｉ
ｃｅ　Ｌｅｉｔｅｒｓ　）　Ｖｏｌ　、　Ｂ　Ｄ　６−
４、ＮＯ，４，９０〜９１ページに掲載の、Ｈ，スナミ
らによる６メガビツト・ダイナミックＭｏＳメモリ用の
波形キャパシタ・セル（ａ　ＣＯｒｒｕｇａｔｅｄ　Ｃ
ａｐ、ａｃｉｔｏｒＣｅ、１ｌｆｏｒ　Ｍｅｇａｂｉｔ
　Ｄｙｐａｍｉｃ　ＮＯ８Ｍｅｍｏｒｉｅｓ　）　’と
題する論文には、基板内に延長され環状にエツチングさ
れた記憶用キャパシタによって特徴づけられるよりな１
デバイスメモリセルが示されている。

その論文の技術によれば、セルのサイズを拡大させるこ
となく記憶用キャパシタンスの増大をｕかることができ
る。そして構造的には、記憶用キャパシタはアクセス用
トランジスタに並ぶように配置さｎる。エツチングされ
た周縁部Ｊｄ　Ｓ　ｉ　Ｏ□／Ｓｉ３Ｎ４／ＳｉＯ２の
３重層で絶縁され、多結晶シリコンで充填されてキャパ
シタの一方のプレートを形成する。しかし、周縁部の周
囲にはデプリーション領域が形成されているため、その
多結晶シリコンキャパシタ電極に正の電圧が加えられる
ときに、突接は現象（ｐｕｎｃｈｔｈｒｏｕｇｈ　）を
防止するためには周縁部の間にわずかの隙間が必要であ
る。この事実は、デバイスの集積密度の上昇を妨げるこ
とになる。さらに、構造上、ソースとドレインの拡散領
域と、周縁部内に配置された多結晶物質との間に直接接
続されていない。

米国特許第４３９７０７５号には、半導体基板内にエツ
チングされた井戸領域にドレイン拡散領域を延長するこ
とによってキャパシタンスを高めるようにした１デバイ
スメモリセルが示されている。しかしこの構成ではキャ
パシタ素子が分離して形成されておらず、キャパシタン
スの増大はドレインのｐｎ接合領域を拡げた結果得られ
たものである。

米国特許第４３２７４７６号には、溝領域内に配置され
たキャパシタ電極を組み込んでなる１デバイスメモリが
開示されている。この構成では、キャパシタ電極がソー
スとドレインの拡散領域と並置され、その拡散領域とは
絶縁され離隔された関係にある。しかし、溝領域内のキ
ャパシタ電極と、ソース及びドレインの拡散領域との間
に接続がはかられていない。

米国特許第４２２５９４５号には、■溝状に非等方的に
エツチングされた、１デバイスメモリセル用の記憶セル
が示されている。この構成では、覆さるように形成され
たキャパシタプレート上に電圧を加えることによってつ
くり出された反転領域がキャパシタのもう一方のプレー
トの役割を果たす。そしてアクセス用トランジスタのド
レインがその反転領域であり、キャパシタ領域を増大さ
せるために■溝形状を利用することによってキャパシタ
ンスが高められる。

米国特許第４１１６７２０号には、デバイスの接合キャ
パシタンスを増大させることによりキャパシタンスを高
めるようにした構成が開示されている。この構成では、
アクセス用トランジスタのソースがドレイン上に配置さ
れているが、分離用の溝を設けたキャパシタは存在しな
い。

ＩＢＭテクニカル・ディスクロジャ・プレテ１ン（Ｔｅ
ｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔ
ｉｎ　：以下ＴＤＢと略記する）Ｖｏｌ、１６、Ｎｏ、
５．１９７３年１１月、１６９８ページの°′高集積密
度単一デバイスメモリセル（Ｈｉｇｈ−Ｄｅｎｓｉｔｙ
　Ｓｉｎｇｌｅ−Ｄｅｖｉｃｅ４　　　　　　　　　Ｍ
ｅｍｏｒｙ　Ｃｅ１ｌ　）　”と題する■−，バーンン
（Ｂａｒｓｏｎ）他の論文には、記憶用キャパシタがア
クセス用デバイス上に配置さ扛てなるメモリセルが記載
されている。この構成においては、記憶用キャパシタの
一方のプレートが、アクセス用トランジスタのソースと
ドレインとに接続されている。しかし、基板中の溝領域
内に形成されたキャパシタは存在しない。

そｎと類似する構成が、ＩＢＭ　　ＴＤＢ　　Ｖｏｌ。

１５、Ｎｏ、　１２．１９７３年５月、３５８５ページ
、Ｗ、Ｍ、スミス（Ｓｍ１ｔｈ　）、Ｊｒ、によるパ垂
直方向の１デバイスメモリセル（Ｖｅｒｔｉｃａｌ　Ｏ
ｎｅ　−Ｄｅｖｉｃｅ　Ｍｅｍｏｙ　Ｃｅ口）″と題す
る論文に掲載されている。この構成においては、セルの
キャパシタが、アクセス用トランジスタ上に垂直に重ね
られた２個の多結晶シリコンまたは金属の層から形成さ
れている。また、ソースとドレインの拡散領域は直接キ
ャパシタプレートの一方に接続さｆている。しかし、や
はり基板内に形成さ九た溝領域のキャパシタが存在しな
い。

ＩＢＭ　ＴＤＢ　Ｖｏｌ、１８、Ｎｏ、１０．１９７６
年３月、３２８８ページ、８　、Ａ、アバス（Ａｂｂａ
ｓ）他による゛メモリセル構造（Ｍｅｍｏｒｙ　Ｃｃｌ
　１Ｓｔｒｕｃｔｕｒｅ　）と題する論文には、例えば
記憶ノードの拡散領域の下方の基板にドーピングして接
合キャパシタンスを増大することによりセルのキャパシ
タンスを高めるようにした１デバイスメモリセルが掲載
されている。しかし、やはり溝領域のキャパシタが示さ
ｎていない。

ＩＢＭ　ＴＤＢ　Ｖｏｌ　、　２５、Ｎｏ、７．１９８
２年７月、５９３ページ、パ高度集積１デバイスメモリ
セル（Ｖｅｒｙ　Ｄｅｎｓｅ　Ｏｎｅ　−Ｊ）ｅｖｉｃ
ｃ　Ｍｅｍｏｒｙ　Ｃｅ１ｌ）”と題するＣ、Ｇ、ジャ
ンボツカ（Ｊａｍｌ）ｏｔｋａｒ）の題文には、ドレイ
ン拡散領域が溝領域の周縁に形成さｎてなる１デバイス
メモリセルが示さガている。

この構成では、溝領域の内部は絶縁層で覆われ、残りの
空部はポリイミド、多結晶シリコンまたは５１０２で充
填さする。しかし、セルに溝領域が形成さルているけｎ
ども、そこにはキャパシタが独立に形成さｎていない。

すなわち、そこに示さｎている構造は接合キャパシタン
スを増大させるためにドレイン拡散領域を延長したもの
にすぎない。

以上から、上述のプまざまな従来例には、キャパシタを
溝領域内に形成し、アクセス用デバイスをキャパシタの
垂直上方に配置したようなメモリセルが提示さｆていな
いことが見てとれよう。また、キャパシタとアクセス用
トランジスタとを縦方向に一体化させてなる従来の構成
においてに、キャパシタが、製造処理上の困難のみでな
く、表面の位相幾何的構造が複雑になる、という欠点を
も蔵している。その他に、溝領域が形成されている場合
には、その溝領域がソース・ドレイン拡散領域とは隣接
し絶縁して配置されているために、突状は現象を防止す
るべく最小の距離を維持しなくてはならない、という事
実によって集積密度が限定されてし捷う。さらにまた、
濃くドープされた基板は隣接し互いに等しい複数のメモ
リセルに対して共通のキャパシタ電極として作用するの
だけｎども、そのような濃くドープされた基板について
従来の文献には何ら記載さ扛ていないのである。

〔発明が解決しようとする問題点〕

この発明の主な目的は、セルのＦＥＴアクセス用トラン
ジスタがセルのキャパシタ上に整合配置さｎてなるよう
なりＲＡＭセルを１が供することにある。

この発明の別の目的は、セルのキャパシタの一方の電極
が、基板とは絶縁関係となるように＋ｆ！Ｉｔ隔さ扛て
下方の半導体基板内の溝領域中に形成されてなるような
りＲＡＭセルを］Ｊ１１供することにある。

このとき基板自体がキャパシタの他方の電極の役目を果
たす。

この発明のさらに別の目的ｋｔ　、Ｆ　Ｅ　Ｔアクセス
用トランジスタのソースが、溝領域内に配置されたキャ
パシタ電極に直接接続されてなるＩ’）　ＲＡ　Ｍセル
を提供することにある。

この発明のさらに別の目的は、ＦＥＴアクセス用トラン
ジスタの面積が溝領域の面積とほぼ等しいようなりＲＡ
Ｍセルを提供することにある。

この発明のさらに別の目的は、セルの集積密度が突抜は
現象への配慮のために限定さｎないようなりＲＡＭセル
を提供することにある。

〔問題点を解決するだめの手段〕

この発明は、ＦＥＴアクセス用トランジスタと、半導体
基板内の溝領域中に形成された記憶用キャパシタとを利
用するＤＲＡＭに関するものである。

キャパシタの対向電極は、十分に導電性にすべく濃くド
ープされた基板の領域によって与えられる。

記憶用キャパシタの電極は添〈ドープされた多結晶シリ
コンから形成さ扛、その電極は基板とは絶縁関係にある
ように、基板内に形成さ扛た溝領域に配置される。ＦＥ
Ｔアクセス用トランジスタは溝領域の上方に整合配置さ
ｎｌそのトランジスタのソース電極以外は基板とキャパ
シタ電極とから電気的に絶縁される。アクセス用トラン
ジスタのソースは直接キャパシタの電極に接続さｎる。

さらに、アクセス用トランジスタは再結晶させた多結晶
シリコンからなり、他のアクセス用トランジスタからは
電気的に絶縁さｎる。アクセス用トランジスタは多結晶
シリコンのグーｌ−を有し、そのゲートにはＤＲＡＭセ
ルのアレイのワードラインが接続される。また、ＦＥＴ
アクセス用トランジスタのドレインはアレイの他のＤ　
Ｈ，Ａ　Ｍセルのドレインに同様に接続されたビットラ
インに接続される。そして、アクセス用トランジスタに
適当なワードライン電圧とビットライン電圧とを加える
ことにより、記憶用キャパシタに２進情報を書き込みあ
るいは読み出しが可能となる。

この発明のＤＲＡＭセルは、ｎチャネルとｎチャネルの
双方のタイプのアクセス用トランジスタを用いて実施す
ることができる。このとき、ソース領域とドレイン領域
の導電タイプが、キャパシタ電極として使用さｎる多結
晶シリコンの導電タイプを支配する。

この発明のＤＲＡＭセル構造を製造するための技術もま
た開示さｎる。その技術には、多結晶半導体を単結晶に
変換するための再結晶工程が含ま扛る。この工程により
、アクセス用トランジスタの、他のデバイスからの全体
的な電気的絶縁がはかられる。こうして出来上がった構
造は、良好な位相幾何的表面構造を持つことに加えて、
高集積密朋のアレイ構造を実現することが可能である。

その集積密度は、セルに溝領域内のキャパシタを組み込
んだ、という事実によって低下させられることはないし
、また従来の溝領域内のキャパシタのように、突抜は現
象を防止すべく最小限の隙間を保つ、という必要もない
。

〔実施例〕

以下の説明では、アクセス用トランジスタ２はソース電
極とドレイン電極をもつものとして特徴づけられる、そ
してここでは便宜上、ドレイン電極が、メモリアレイの
ビットラインに接続された電極であるとする。

第１図を参照すると、アクセス用トランジスタ２が記憶
用キャパシタ３の上部にｌねら扛てなる３次元Ｔ’）　
ＲＡ　Ｍセル１の断面図が示されている。

記憶用キャパシタ４は多結晶シリコンまたは他の適当な
物質からなるプラグ４から形成されており、そのプラグ
４は溝領域５中に配置されている。溝領域５はＰ＋シリ
コンまたｉ他の適当な半導体物質からなる濃くドープさ
れた基板６にエツチングにより形成さ扛たものである。

基板６は、例えば単結晶でもよく、多結晶でもよく、あ
るいは十分な導電性をもつアモルファス半導体であって
もよい。ここで基板６に要求さｎ、る唯一の条件は、そ
れが十分に導電性である、ということである。第１図に
おいては、多結晶プラグ４が、高誘電率をもつ絶縁層７
により基板６とは離隔されている。

層７は２酸化シリコンなどの高誘電率をもつ単一の絶縁
層で形成してもよく、２酸化シリコン、２窒化シリコン
及び２酸化シリコンという複合層で形成してもよい。

アクセス用トランジスタ２は、ノース８と、ドレイン９
と、チャネル領域１０と、ゲート電極１１とからなり、
記憶用キャパシタ３の上方（第１図）に配置さｎて、２
酸化シリコンのような絶縁１　　　　、ヵ、６＆Ｂｉ１
２によっ□１，４１ヤヤｙ：　７　ｐ　３カ、ら絶縁さ
ｎている。アクセス用トランジスタ２のソース８、ドレ
イン９及びチャネル１０はシリコンまたは他の適当な半
導体物質のような半導体の層として形成されており、そ
の層ははじめに２酸化シリコンの絶縁層１２の存在によ
り多結晶シリコンの層として形成されたものである。し
かるに、この、はじめに多結晶シリコンとして付着さ九
た多結晶層には、多結晶シリコンを単結晶シリコンに変
換するための再結晶工程が施さｎる。

第１図において、アクセス用トランジスタ２のソー７８
は、記憶用キャパシタ３の一方の電極を形成するプラグ
４に直接接続される。そして基板６が、記憶用キャパシ
タ３の対向電極をなす。特に１′）ＲＡＭセル１のよう
なメモリセルのアレイにあっては、基板６がすべてのセ
ルの共通の対向電極をなす。

第１図において、ソース８とドレイン９とチャネル領域
１０とが形成さｎてなる再結晶領域は、２酸化シリコン
などの絶縁物からなる絶縁層１３によって、他のＤＲＡ
Ｍセル１の再結晶領域から絶縁さ扛る。最後に、ゲート
電極１１をと９囲む絶縁物の層１５を貫通して、アルミ
ニウムまたは別の適当な導電物質からなる金属線１４が
ドレイン領域９に接続される。この金属線１／１はＤＩ
（ＡＭＭセル１ビットラインの役割を果たす。尚、層１
５は２酸化シリコンまたは別の適当な絶縁物質で形成す
ることができる。また、第１図の構造においては、ゲー
ト電極１１はＩ）ＲＡ　Ｍセル１をオン・オフさせるた
めのものであり、ゲート電極１１はこのスイッチングを
可能ならしめる適当な電位を与えるためのワードライン
に接続さｎている。

第１図に示したＤＲＡＭセル１は、ソース８とドレイン
９とが、高い導電性または高いｎ″−型の導電性を実現
するのに十分な濃度のｎ型導電型のドーパントを再結晶
層に導入することにより形成さｎてなる、という点にお
いてｎチャネルデバイスである。

ゲート電極】１とプラグ４はともに多結晶性をもち、と
もにｎ＋導電性を示す。一方、チャネル領域１０は、再
結晶領域を薄くドープさｎ、たｐ−導電型にするのに十
分な濃度の、例えばほう素などのｐ型ドーパントを再結
晶領域に導入したことにより、ｐ−導電型を示す。基板
６はｐ＋導電型を示し、この性質により基板６が記憶用
キャパシタ３の対向電極として作用することが可能とな
る。

尚、ここで注意しておきたいのは、上述の導電型をすべ
てｐ型とｎ型とで置換しても、同様に使用可能な１１　
ＲＡ　Ｍセルが得ら九る、ということである、このとき
必要な唯一の変更は、デバイスをターンオンさせるため
の電圧を＋５ボルトがら０ボルトにする、ということで
ある、このことは、以下でＤ　１１．　Ａ　Ｍセル１の
作用を説明するときに明らかになるであろう。

第２図は第１図のＤＲＡＭセル１の部分平面図であり、
同図にはアクセス用トランジスタ２のレイアウトと、プ
ラグ４が形成さｎている溝領域５とそのレイアウトとの
相対的な位置とが示さ九ている。第２図においては、金
属線１４が接点用孔１６により層１５を貫通している状
態が示さｎている。第２図ではまた、接点用孔１７の輪
郭が示されており、この接点用孔１７によってンース８
は絶縁層１２を貫通し多結晶シリコンのプラグ４゜と接
続する。この第２図からし１゛、利用可能々チン１面積
がフルに使用され、そのキャパシタンスは、溝状の構造
のために通常の平面キャパシタ構造で得られるキャパシ
タンスよりも回るかに大きいことが見てとれよう。

製造処理工程次に第３図を参照すると、第１図のデバイスの、中間製
造工程における断面図が示さ遡ている。第３図において
は、溝領域５中に多結晶プラグ４が形成さｊｌ、その多
結晶プラグ４は高誘電率層７によって溝状領域５とは絶
縁離隔関係に配桁されている。

溝領域５Ｉ′ｉ次のようにして形成さｎる。すなわち、
先ず基板６上に、周知の方法で２１Ｖ化シリコンの層２
０と、２窒化シリコンの層２１と全順次形成する。この
とき基板６には予めホウ素のようなｐ導電型のドーパン
トが１×１０１９原子ｌ　ｃｒｄの濃度で濃くドープが
施されている。次に２窒化シリコン層２１上にはフォト
レジスト層が形成され、そのフォトレジスト層は周知の
方法でパターン化されて現像され、これにより後の反応
性イオンエツチングの間に層２０．２１と基板６の部分
を保護するためのマスクが与えられる。

こうし２て、シリコン基板６と窒化層２１との間の高い
エツチング選択性をもつ周知の反応性イオンエツチング
（’ＲＩＥ）技術を用いることにより、溝領域５が形成
される程度にまで層２１．２０及び基板６のマスクされ
ていない部分が除去さｎる。

次に、好ましくは２酸化シリコンと、２窒化シリコンと
、２Ｉ￥Ｉ／化シリコンとを交互に使用して溝領域５中
に層７が形成される。その第１の酸化層は熱的に成長さ
几た酸化層であり、溝領域５の表面にのみ形成さｎる。

というのは窒化層２１の存在する箇所では酸化層の成長
が明止さ几るからである。そのあと、その熱的に成長さ
扛た酸化層上にはＣＶＩ’）法により窒化物の第２の層
が付着さｆる。

次に、基板に熱的酸化工程が施され、こｆにより第２の
窒化層にピンホールが存在する場合、そのピンホールの
箇所に熱的に成長した酸化層が形成される、この多層工程は、出来上がった層のピンホールを防止す
るのみならず、窒化層によって、濃くドープされた多結
晶シリコンで形成さｎ、たプラグ４からドーパントが拡
散流出するのを防止するためにも使用さｎる。

次に、ヒ素または燐をドープしたシランがらＣＶＤ法を
用いてシリコンをイ・１着し、こゎ、によりｎ＋導電型
を示す濃くドープさｎ、た多結晶シリコンの層が形成さ
ｎる。次に、多結晶プラグ４を平面化するために基板６
には反応性イオンエツチング処理が施さｎる。

このとき、レーザー再結晶層を成長させる必要があるた
め、基板６の残りの紹出面と多結晶プラグ４の表面を酸
化させるために使用される酸化工程の間は基板のある領
域を蕗出させないでおかなくてはならない。このため、
次に述べる酸化工程の間は層２０，２１の部分が残され
、酸化工程が行なわれた後で層２０．２１が除去さｎて
、周辺デバイスを形成するための基板表面のある部分が
嬶出される。するとこ１．らの蕗出した基板表面の部分
はエピタキシャルシリコン成長層を支持することが可能
であり、一方決の再結晶化工程でエピタキシャルシリコ
ンに変換されるべき酸化領域上には多結晶シリコンが形
成される。

次に、第４図には、第１図のデバイスの別の中間製造工
程が示されている。第３図から第４図の構造に到達する
ためには、Ｈ３Ｐ０．　　中の湿式エツチングにより窒
化層２１が除去され、緩和されたＨＦ中の湿式エツチン
グにより酸化層２ｏが除去される。これらの工程により
、次の酸化工程で基板をマスクすべくこｎらの層の一部
を残しておくことが好捷しいような箇所を除いては基板
６のあらゆる箇所が蕗出する。尚、プラグ４の表面は前
述したＲＩＥ工程によって既に蕗出されている。

次に基板６とプラグ４の蕗出面には酸化工程が施さｎる
。この酸化工程は、熱的成長またはｃｖＤのどちらで行
ってもよい。こう［７て得らｎた酸化層が第１図に示す
絶縁層１２である。層１２は次にパターン化されて第２
図に示す接点用孔１７を形成するために反応的にエツチ
ングさ１．る。この接点用孔１７を介してあとで多結晶
の刺着層がプラグ４の表面と接触する。次に多結晶シリ
コンの層がシランのＣＶＴ）によって層１２１．に付着
され、接点用孔１７との接触がはからｎる。

層１２の形成のあとで多結晶層の刺着の前に、層２０．
２１のｉ分によってマスクさ、ｔｌだ基板の部分が湿式
エツチングによって露出さする。シリコンが気相から層
１２上に付着され、たときはそのシリコンは多結晶特性
をもつのに対し、基板６の新しく露出された部分はその
性ｔｖｚ上単上品結晶る。

こうして出来上がった層には次に、薄くドープさｊたｐ
−導電型にするために周知の方法でホウ素をイオン打ち
込みする。その＃１９Ｔｔ　２　Ｘ　１０　”原子／　
ｃｒｔｌである。こうして出来上がった構造は第４図の
断面図に示さ几ている。

次に第５図を参照すると、第１図の１）１（・ΔＭセル
の、より後の製造工程における断面図が示され’　　　
　　ｒｚｘ。あよＭ−４：ｔ　ｙ−あいええ７７、イの
多結晶層は１教化シリコン層で被照さ）１．る。その酸
化シリコン層は、多結晶シリコンを単結晶シリコンに変
換するための次の再結晶化工程の間に安定化層として働
く。その酸化安定化層は周知の低圧ＣＶＩ”）法によっ
て形成さｎｌその厚さは約８５ｎｍである。この安定化
層を介して、その下方の層が次に持続波（ＣＷ）アルゴ
ンレーザーまたは、ストリップ・ヒーター（５ｔｒｉｐ
　ｈｅａｔｅｒ）のような別の手段を用いて再結晶化さ
せる。このために利用可能な技術がアプライド・フイジ
ツクス・レターズ（Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　
Ｌｅｔｔｅｒｓ　）　Ｖｏｌ　、　３３．７７５〜７７
８ページ、１９７８年１０月１５日に記載の“多結晶シ
リコンのＣＷレーザーアニール：結晶構造−電気的性質
″と題するＡ、ガツト（Ｇａｔ）らによる論文に記載さ
ｎている。そして、基板６の露出部上に成長されたエピ
タキシャルまたは単結晶の部分が、きわめて大きい粒の
多結晶シリコンを与えるための種となる物質として使用
される。横方向に種物質を分配さ几た多結晶の領域は、
再結晶化されたときに、アクセス用トランジスタ２の特
性を最適化させる。

再結晶化工程の後は、酸化安定化層が除去され、多結晶
層の能動デバイス領域の外の部分を酸化するために局所
的々酸化工程が行なわれる。これを行なうために、能動
デバイス領域が周知のフオトリノグラフィックマスク及
びエツチングの技術を用いてＣＶＤＱ化層により覆わｊ
、る。次に、熱的酸化工程が行なわれ、これによりアク
セス用トランジスタ２及び任意ガ周辺デバイスをとり囲
む絶縁領域１３が形成さ九る。この時点で、再結晶層の
底部付近でｎチャネル多結晶シリコンアクセス用トラン
ジスタの反転を防止するためにホウ素イオンの深い打ち
込みが行斤わわる。このイオン打ち込み工程は、２１ｖ
化シリコン層１２が、薄＜ドープさｆ′したｐ−導電型
領域１０中で疑似ｎチャネルを形成して、アクセス用ト
ランジスタ２のチャネル１０となるべき領域に負の電荷
を誘引するという事実により必要となってくるものであ
る。そこで、１０１７原子／Ｃ肩濃ｊ現の正電荷全領域
１０の床付近に打ち込むことにより、疑似１］チヤネル
が除去さ几る。尚、言う壕でもなく、もしチャネル１０
がｎ−導電型であったならば、このイオン打ち込み工程
は必要でかい。というのは、この場合は領域１０に誘引
された負の電荷がｎ型領域中に疑似チャネルを形成する
ことがないからである。

次の工程では、絶縁領域１３の形成の間にマスクするた
めに使用された窒化物と酸化物の層が除去さ几る。次に
薄いゲート酸化層が熱的に成長されて、ｎ型にドープさ
れたシランから、ｎ十多結晶シリコン層が付着さ几る。

次に周知のフオトリノグラフィック及びエツチング技術
を用いて多結晶シリコンゲート１１が形成さｎ、る、そ
のあと、ゲート電極１１をマスクとして使用し、再結晶
化さ扛た多結晶シリコン層にヒ素または燐をイオン打ち
込みすることによりソース８とドレイン９とが形成さ扛
る。このイオン打ち込み工程の間にゲート電極１１は高
導電性または計導電型にさｆＬる。

このようにして、ソース８４ｄ、記１意用キャパシタ３
の電極を形成するプラグ４に尋電的に接続さｎる。第５
図はソース８、ドレイン９及びゲート電極１１のイオン
打ち込み後のＤＫＡＭセル１の構造を示すものである。

これらはＩ　Ｘ　１０２０原子／Ｃ−程度ドープさｊ、
ている。

次の工程では、絶縁層１５が形成される。そうして、マ
スキングとエツチングにより接点用孔１７が形成さｎ、
金属線１４が周知の方法で＋１府さｎパターン化さｎる
。尚、金属線１４はアルミニウムでもよく、あるいは別
の適当な導電物質でもよい。この最終工程により、第１
図に示す構造が得ら九る。ここに示した製造工程では６
枚のマスク（表面安定化用マスクを含捷ない）し７か捜
さないでＤＲＡＭセルが製造できる。そ［〜で、そのＩ
）ＲＡ、　Ｍセルにおいては、溝領域キャパシタの一方
の電極を形成するために基板が濃くドーププれ、一方基
板から離隔絶縁さｎまた関係に配置さ、ｆ１〜だ、濃く
ドープされた多結晶プラグが溝軸Ｊ或ギャバシタのもう
一方の電極を形１ｊＷす７、。そ（−７て、その電極と
対応するアクセス用トランジスタのソースが−互″′接
続＠ｎ−る・ｌ　’）　Ｌ　（ＩＪｌ”４°””Ｑ＊１
ｆ／’イスｉ）　ＲＡ　Ｍセル１．１’ｊアクセス用ト
ランジスタ２と記憶用キャパシタ３とからなり、？ｆｌ
　’ａＥｊ域５の面積しか非さない。その結果、きわめ
て高集積密度のデバイスが得られるとともに記憶用のキ
ャパシタンスも増大する。そｎ、に加えて、ビットライ
ンのキャパシタンスが減少するので、瞬間的なエラーに
対する故障発生度が低下する。さらに、表面の良好な位
相幾何的構造が得られる。尚、ＤＲＡＭセル１は典型的
＆ｌｔ溝領域５の頂部の面積とほぼ等しい面積内にレイ
アウトすることができる。

〔作用〕

１′）ＲＡＭセル１は金属線１４を介してドレイン９に
印加さ扛るＯまたは５ボルトのどちらかの電位を持って
いる。尚、ドレイン９にセル１においてはビットライン
として働く。才だ、ドレイン９に０または５ボルトの電
圧が加えられると同時に、アクセヌ月」トランジスタ２
を導】…させるためにゲート１１に５ボルトの電圧が加
えられる。こうして、基板６がアース電位にある場合、
ドレイン９とゲート電極１１の両方に５ボルトを加える
ことにより、５ボルト引くアクセス用トランジスタ２の
しきい導電、灰分の電圧が電極４にチャージさ九て記憶
用キャパシタ３に２イ１＝、　”　］　”が、Ｊ１．き
込才九る。また、ゲート電極１】に５ボルトを加え、ド
レイン９にＯボルトを加えること（／こより？４１゛極
４にほぼ０ボルトがチャージされ、　　２　准”　０　
”が記憶用キャパシタ３に２進”　（１”が書き込１ゎ
る。さらに、それらの２進状態はゲート電極に５ボルト
を加えることにより読み取られる。

尚、前にも述べたように、Ｔ）Ｒ，ＡＭセル１の導電型
は、この発明の技術思想を逸脱することなく反対の導電
型に変更することができる。この場合は、基板６がアー
ス電位にあるものとすると、ドレイン９とゲート電極１
１とに０ボルトを加えて電極４をアクセス用トランジス
タ２のしきい値電圧の絶対値の電位にチャージすること
りこより２進”　ｏ　”が記憶用キャパシタ３に−（き
込１れる。

また、ゲート電極１１に０ボルトを加え、ドレイン９に
５ボルトを加えて′「ｂ；極４を５ｈイルトにチャージ
することにより２進”　］　”が記憶用キャパシタ３に
書き込まｎる。さらに、ゲート電極１１に０ボルトを加
えることにより２進状態が読み取られる。

〔発明の効果〕

以上のように、この発明にょｎば、メモリセルの記憶用
キャーパシタを基板中の溝領域に埋設し、この記憶用キ
ャパシタの上にアクセス用トランジスタを整合配置した
ので、１つのメモリセルを記憶用キャパシタの溝領域内
にレイアウトすることができ、メモリアレイの集積密度
を向上できるという効果がある。

【図面の簡単な説明】

第１図は、本発明に係るｒ’）ＲＡＭセルの構造を図示
するための図式的な断面図、第２図は、第１図の構造の図式的な部分平面図、第３．
４．５図は、そｎ、それ本発明に係るＤＨ。Ａ、Ｍセルの製造工程の途中の構造を示す図式的な断面
図である。６・・・・基板、５・・・・溝領域、４・・・・導電領
域（プラグ）、２・・・・アクセス用電界効果トランジ
ス出願人　　インターナシ９ナノイビジネス・マシース
ズ・伜ンヨン代理人　弁理士　　岡　　　１）　　次　
　　生（外１名）第５図

Claims

【特許請求の範囲】

（１）少くともその一部が導電性をもち、該導電性の部
分に溝領域を形成してなる基板と、上記基板とは絶縁さ
れるように上記溝領域内に配置された導電領域と、上記
導電領域上に整合配置されてソース、ドレイン及びゲー
ト電極をもち、該ソース電極は上記導電領域に接続され
てなる電界効果トランジスタ、とを具備するメモリセル
。
（２）上記基板が、少くとも一部を濃くドープされた半
導体物質である特許請求の範囲第（１）項に記載のメモ
リセル。
（３）上記導電領域が濃くドープされた多結晶シリコン
である特許請求の範囲第（１）項に記載のメモリセル。
（４）上記電界効果トランジスタが上記溝領域の範囲内
に収められてなる特許請求の範囲第（１）項に記載のメ
モリセル。
（５）上記半導体物質が単結晶半導体物質である特許請
求の範囲第（２）項に記載のメモリセル。
（６）上記半導体物質が多結晶半導体物質である特許請
求の範囲第（２）項に記載のメモリセル。
（７）上記半導体物質がアモルファス半導体物質である
特許請求の範囲第（２）項に記載のメモリセル。
（８）上記半導体物質がシリコンである特許請求の範囲
第（５）項、（６）項または（７）項に記載のメモリセ
ル。