JPS6142797A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
- Publication number
- JPS6142797A JPS6142797A JP59164431A JP16443184A JPS6142797A JP S6142797 A JPS6142797 A JP S6142797A JP 59164431 A JP59164431 A JP 59164431A JP 16443184 A JP16443184 A JP 16443184A JP S6142797 A JPS6142797 A JP S6142797A
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- address
- clock
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000004913 activation Effects 0.000 claims abstract description 16
- 230000003321 amplification Effects 0.000 claims description 6
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 6
- 230000006870 function Effects 0.000 claims 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はダイナミック型半導体記憶装置に関するもので
ある。
ある。
（従来の技術）
従来、ダイナミック型半導体記憶装置においては、チッ
プ活性化クロック（以下ＣＥクロックとする）を活性化
すると、ただちにチップ内部が活性化されてリード／ラ
イＩｆるいは外部アドレスによるリフレッシュの動作サ
イクルが実行され、この動作サイクルの途中でのＣＥク
ロックのリセットヲ行うことは不可能であった。すなわ
ち、動作サイクル途中でＣＥクロックをリセットすると
次のような欠点があった。メモリセルからのデータは極
めて微小であり、十分なセンス後でなければＣＥクロッ
クのリセットを行うことはリード／ライト６るいはりフ
レッシェ中のデータの破壊をひきおこすこととなるわけ
である。このためＣＥクロック活性化後の動作サイクル
中にＣＥクロックをリセットするよりな電気的なノイズ
、ヒゲ等の入力については一切禁止したければならなか
った。
プ活性化クロック（以下ＣＥクロックとする）を活性化
すると、ただちにチップ内部が活性化されてリード／ラ
イＩｆるいは外部アドレスによるリフレッシュの動作サ
イクルが実行され、この動作サイクルの途中でのＣＥク
ロックのリセットヲ行うことは不可能であった。すなわ
ち、動作サイクル途中でＣＥクロックをリセットすると
次のような欠点があった。メモリセルからのデータは極
めて微小であり、十分なセンス後でなければＣＥクロッ
クのリセットを行うことはリード／ライト６るいはりフ
レッシェ中のデータの破壊をひきおこすこととなるわけ
である。このためＣＥクロック活性化後の動作サイクル
中にＣＥクロックをリセットするよりな電気的なノイズ
、ヒゲ等の入力については一切禁止したければならなか
った。
（発明が解決しようとする問題点）
本発明の目的はＣＥクロック入力後の動作サイクル中に
ＣＥクロックをリセットするような信号の入力を防ぐこ
とによってシステムが誤動作することのないダイナミッ
ク型半導体記憶装置全書ることにある。
ＣＥクロックをリセットするような信号の入力を防ぐこ
とによってシステムが誤動作することのないダイナミッ
ク型半導体記憶装置全書ることにある。
本発明によれば、ＣＥクロックが活性化された後、セン
スアンプがメモリセルのデータ金増巾する前から増幅を
完了するまでの、いわゆるセンス期間はＣＥクロックの
入力を禁止するチップ活性化入力遮断回路をもつことに
より、メモリセルのデータ増幅中のノイズによる誤動作
を除去することが可能なダイナミック型半導体記憶素子
を得る。
スアンプがメモリセルのデータ金増巾する前から増幅を
完了するまでの、いわゆるセンス期間はＣＥクロックの
入力を禁止するチップ活性化入力遮断回路をもつことに
より、メモリセルのデータ増幅中のノイズによる誤動作
を除去することが可能なダイナミック型半導体記憶素子
を得る。
（実施例）
以下、図面にて本発明金さらに詳細に説明を行う。
第１図は本発明の一実施例を示したものである。
１はアドレス入力バッファ、２はデコーダ、３はタイピ
ング発生回路、４はメモリセルアレイ、４′は単一のメ
モリセル、５は入出力バッファ、６はセンスアンプ、７
はリード／ライト動作制御回路、８はチップ活性化入力
遮断回路、９はワード線、１０はディジット線である。
ング発生回路、４はメモリセルアレイ、４′は単一のメ
モリセル、５は入出力バッファ、６はセンスアンプ、７
はリード／ライト動作制御回路、８はチップ活性化入力
遮断回路、９はワード線、１０はディジット線である。
本実施例の動作は次の通り行われる。ＣＢクロック入力
が行われると、チップ活性化入力遮断回路８全通してタ
イミング発生回路３が活性化され、アドレス入力バッフ
ァ１に入力されるアドレス入力がラッチされる。この時
、アドレス入カッくソファ１ｔ１ラツチが完了した後ラ
ッチ完了信号をチップ活性化入力遮断回路８ｉＣ出力し
、かつラッチしたアドレス入力をデコーダ２に出力する
。このラッチ完了信号を受けたチップ活性化入力遮断回
路ｌｊ活性化されてタイミング発生回路３を活性化した
ままの状態に保持する。次に、デコーダで選択されたワ
ード線９をハイレベルとしメモリセル４／に記憶されて
いるデータをディジット線１０に送り、デコーダ２の出
力によシセンスアンプ６全活性化することによりメモリ
ーセル４Ｉのデータの増＠を行う。これはり−ド／ライ
ト制御回路７の出力状態により、入出力バッファ５を制
御して読み出し動作になったり書き込み動作（なっ九り
する。すなわち、リード／ライト制御回路７の出力がハ
イレベルであれば読み出し動作金し、ロウレベルであれ
ば書き込み動作をする。
が行われると、チップ活性化入力遮断回路８全通してタ
イミング発生回路３が活性化され、アドレス入力バッフ
ァ１に入力されるアドレス入力がラッチされる。この時
、アドレス入カッくソファ１ｔ１ラツチが完了した後ラ
ッチ完了信号をチップ活性化入力遮断回路８ｉＣ出力し
、かつラッチしたアドレス入力をデコーダ２に出力する
。このラッチ完了信号を受けたチップ活性化入力遮断回
路ｌｊ活性化されてタイミング発生回路３を活性化した
ままの状態に保持する。次に、デコーダで選択されたワ
ード線９をハイレベルとしメモリセル４／に記憶されて
いるデータをディジット線１０に送り、デコーダ２の出
力によシセンスアンプ６全活性化することによりメモリ
ーセル４Ｉのデータの増＠を行う。これはり−ド／ライ
ト制御回路７の出力状態により、入出力バッファ５を制
御して読み出し動作になったり書き込み動作（なっ九り
する。すなわち、リード／ライト制御回路７の出力がハ
イレベルであれば読み出し動作金し、ロウレベルであれ
ば書き込み動作をする。
このメモリーセル４′のデータの増幅後、センスアンプ
６は増幅終了信号をチップ活性化入力遮断回路８に出力
する。この信号を受け、チップ活性化入力遮断回路８は
タイミング発生回路３の活性化状態の保持を解除し、タ
イミング発生回路３へのＣＥクロックの入力を可能とす
る。
６は増幅終了信号をチップ活性化入力遮断回路８に出力
する。この信号を受け、チップ活性化入力遮断回路８は
タイミング発生回路３の活性化状態の保持を解除し、タ
イミング発生回路３へのＣＥクロックの入力を可能とす
る。
（発明の効果）
以上の様に、本発明によれば、ダイナミック型半導体記
憶装置のメモリセルデータの増幅動作上、もっと４０Ｅ
クロツクのノイズの影響を受けやすい期間のＣＥクロッ
クを遮断することが可能となリノイズの影＃を受けない
ダイナミック型半導体記憶装置が実現できる。
憶装置のメモリセルデータの増幅動作上、もっと４０Ｅ
クロツクのノイズの影響を受けやすい期間のＣＥクロッ
クを遮断することが可能となリノイズの影＃を受けない
ダイナミック型半導体記憶装置が実現できる。
第１図は本発明の一実施例を示すブロック図である。
ｌ・・・・・・アドレス入力バッファ、２・・・・・・
デコーダ、３・・・・・・タイミング発生回路、４・・
・・・・メモリセルアレイ、４′・・・・・・単一のメ
モリセル、５・・・・・・入出力バッファ、６・・・・
・・センスアンプ、７・・・・・・リードライト制御回
路、８・・・・・・チップ活性化入力遮断回路、９・・
・・・・ワード線、１０・・・・・・ディジット線。 代理人 弁理士 内 原 奮ｉ ｊ ’、’：’
Ｉ：’ｙ゛＼ ＼−−一
デコーダ、３・・・・・・タイミング発生回路、４・・
・・・・メモリセルアレイ、４′・・・・・・単一のメ
モリセル、５・・・・・・入出力バッファ、６・・・・
・・センスアンプ、７・・・・・・リードライト制御回
路、８・・・・・・チップ活性化入力遮断回路、９・・
・・・・ワード線、１０・・・・・・ディジット線。 代理人 弁理士 内 原 奮ｉ ｊ ’、’：’
Ｉ：’ｙ゛＼ ＼−−一
Claims (1)
- チップ活性化端子からの入力により活性化されるタイ
ミング発生回路と、該タイミング発生回路により順次制
御されるアドレス入力をラッチした後アドレスラッチ終
了信号を発生するアドレス入力バッファ、該アドレス入
力バッファの出力をうけ、ワード線を選択するデコーダ
、ワード線とディジット線に接続されたダイナミック型
メモリセル、メモリセルのデータ増幅後に増幅完了信号
を出力するセンス・アンプと、入出力バッファと前記ア
ドレスラッチ終了信号によりチップ活性化端子よりの入
力を遮断し、かつタイミング発生回路を活性化状態に保
持する機能と、前記センス・アンプからの増幅完了信号
によりチップ活性化端子よりの入力の遮断を解除し、外
部からのチップ制御を再び可能とする機能を有するチッ
プ活性化入力遮断回路とを有することを特徴とするダイ
ナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164431A JPS6142797A (ja) | 1984-08-06 | 1984-08-06 | ダイナミツク型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164431A JPS6142797A (ja) | 1984-08-06 | 1984-08-06 | ダイナミツク型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142797A true JPS6142797A (ja) | 1986-03-01 |
Family
ID=15793024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164431A Pending JPS6142797A (ja) | 1984-08-06 | 1984-08-06 | ダイナミツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142797A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238593A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPH0523643A (ja) * | 1991-07-19 | 1993-02-02 | Bridgestone Corp | フツ素樹脂皮膜の形成方法及び該方法によりフツ素樹脂皮膜を形成した物品 |
| JP2006216099A (ja) * | 2005-02-01 | 2006-08-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2008257868A (ja) * | 2008-07-30 | 2008-10-23 | Texas Instr Japan Ltd | ダイナミックメモリ |
-
1984
- 1984-08-06 JP JP59164431A patent/JPS6142797A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238593A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPH0523643A (ja) * | 1991-07-19 | 1993-02-02 | Bridgestone Corp | フツ素樹脂皮膜の形成方法及び該方法によりフツ素樹脂皮膜を形成した物品 |
| JP2006216099A (ja) * | 2005-02-01 | 2006-08-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2008257868A (ja) * | 2008-07-30 | 2008-10-23 | Texas Instr Japan Ltd | ダイナミックメモリ |
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