JPS6142888B2 - - Google Patents
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- JPS6142888B2 JPS6142888B2 JP53089450A JP8945078A JPS6142888B2 JP S6142888 B2 JPS6142888 B2 JP S6142888B2 JP 53089450 A JP53089450 A JP 53089450A JP 8945078 A JP8945078 A JP 8945078A JP S6142888 B2 JPS6142888 B2 JP S6142888B2
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- Japan
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- transistor
- emitter
- grounded
- collector
- voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は、エミツタ接地トランジスタを具備
するトランジスタ回路に関する。
するトランジスタ回路に関する。
演算増幅回路、あるいは低周波電力増幅回路等
においては、出力段を駆動する回路として、大振
幅Ａ級増幅回路が用いられている。この回路にあ
つては、最大電圧出力時において、駆動トランジ
スタが飽和領域で動作するものとなる。
においては、出力段を駆動する回路として、大振
幅Ａ級増幅回路が用いられている。この回路にあ
つては、最大電圧出力時において、駆動トランジ
スタが飽和領域で動作するものとなる。
このように、エミツタ増幅トランジスタが飽和
領域又は擬似飽和域で動作する場合、次のような
問題が生じる。
領域又は擬似飽和域で動作する場合、次のような
問題が生じる。
エミツタ増幅トランジスタが飽和領域で動作し
た場合、出力電圧対歪率特性がいわゆるハードク
リツプ特性となり、特に高次の高調波を多く含む
ものとなり、出力歪が増大するため音響用アンプ
にあつては音質に悪影響を与えるものとなる。
た場合、出力電圧対歪率特性がいわゆるハードク
リツプ特性となり、特に高次の高調波を多く含む
ものとなり、出力歪が増大するため音響用アンプ
にあつては音質に悪影響を与えるものとなる。
また、エミツタ増幅トランジスタは、飽和領域
に達する前に擬似飽和領域（コレクダ・エミツタ
間電圧ＶCEが略1V程度の動作領域）で動作する
ものであり、この擬似飽和領域の動作では、第５
図に示すように増幅トランジスタの遮断周波数ｆ
Tが著るしく低下するものであるため、この増幅
トランジスタにおける位相推移が大となり、これ
に起因して帰還回路による動作の不安定性が増す
こととなる。
に達する前に擬似飽和領域（コレクダ・エミツタ
間電圧ＶCEが略1V程度の動作領域）で動作する
ものであり、この擬似飽和領域の動作では、第５
図に示すように増幅トランジスタの遮断周波数ｆ
Tが著るしく低下するものであるため、この増幅
トランジスタにおける位相推移が大となり、これ
に起因して帰還回路による動作の不安定性が増す
こととなる。
例えば、＋Ｖと−Ｖの二つの電源電圧の間で動
作する二つの出力プツシユプル出力トランジスタ
を駆動するための大振幅Ａ級トランジスタ増幅回
路中の駆動トランジスタがその擬似飽和領域に駆
動され、その結果プツシユプル出力ＶOUTが−Ｖ
の電源電圧の直前まで低下する。この時、プツシ
ユプル出力ＶOUTは第４図に示すように、遮断周
波数ｆTの著しい低下に起因したところの帰還回
路中での大きな位相推移によつて、部分的発振波
形ＶOSCを示すことになる。この発明は、エミツ
タ接地エミツタ接地増幅トランジスタの擬似飽和
又は飽和領域での動作を防止したトランジスタ増
幅回路を提供するためになされた。
作する二つの出力プツシユプル出力トランジスタ
を駆動するための大振幅Ａ級トランジスタ増幅回
路中の駆動トランジスタがその擬似飽和領域に駆
動され、その結果プツシユプル出力ＶOUTが−Ｖ
の電源電圧の直前まで低下する。この時、プツシ
ユプル出力ＶOUTは第４図に示すように、遮断周
波数ｆTの著しい低下に起因したところの帰還回
路中での大きな位相推移によつて、部分的発振波
形ＶOSCを示すことになる。この発明は、エミツ
タ接地エミツタ接地増幅トランジスタの擬似飽和
又は飽和領域での動作を防止したトランジスタ増
幅回路を提供するためになされた。
この発明は、エミツタ増幅トランジスタの擬似
飽和又は飽和領域に入る直前のコレクタ電圧を検
出して、入力電流を制限しようとするものであ
る。
飽和又は飽和領域に入る直前のコレクタ電圧を検
出して、入力電流を制限しようとするものであ
る。
本願において開示される発明のうち、代表的な
ものの概要を簡単に説明すれば下記の通りであ
る。
ものの概要を簡単に説明すれば下記の通りであ
る。
すなわち、本発明によるトランジスタ回路は基
準電位点にエミツタが接続されたエミツタ接地ト
ランジスタQ8と、該エミツタ接地トランジスタ
のQ8ベースと信号入力ノードとの間に接続され
たレベルシフト素子D3：Q7と、エミツタが上記
信号入力ノードに接続されベースが上記エミツタ
接地トランジスタQ8のコレクタに接続されコレ
クタが上記基準電位点に接続された制御トランジ
スタQ11とを具備し、上記エミツタ接地トランジ
スタQ8のコレクタ電位が所定値以下に低下する
時上記制御トランジスタQ11のエミツタ・コレク
タ径路を介して上記信号入力ノードの電流を上記
基準電位点に側路することを特徴とする。
準電位点にエミツタが接続されたエミツタ接地ト
ランジスタQ8と、該エミツタ接地トランジスタ
のQ8ベースと信号入力ノードとの間に接続され
たレベルシフト素子D3：Q7と、エミツタが上記
信号入力ノードに接続されベースが上記エミツタ
接地トランジスタQ8のコレクタに接続されコレ
クタが上記基準電位点に接続された制御トランジ
スタQ11とを具備し、上記エミツタ接地トランジ
スタQ8のコレクタ電位が所定値以下に低下する
時上記制御トランジスタQ11のエミツタ・コレク
タ径路を介して上記信号入力ノードの電流を上記
基準電位点に側路することを特徴とする。
従つて、信号入力ノードの入力電流の増大に応
答したエミツタ接地トランジスタQ8のコレクタ
電位低下によつてベース・コレクタ接合の順方向
バイアスが始まりこのエミツタ接地トランジスタ
Q3が擬似飽和領域又は飽和領域に駆動される前
に、エミツタ接地トランジスタQ8のベース・エ
ミツタ間電圧、レベルシフト素子D3，Q7のレベ
ルシフト電圧、制御トランジスタQ11のエミツ
タ・ベース間電圧およびエミツタ接地トランジス
タQ8のコレクタ電位との関係で制御トランジス
タQ11の導通が開始されるため、この制御トラン
ジスタQ11のエミツタ・コレクタ経路を介して過
大な入力電流が基準電位点に側路され、疑似飽和
領域又は飽和領域への駆動が防止されることがで
きる。
答したエミツタ接地トランジスタQ8のコレクタ
電位低下によつてベース・コレクタ接合の順方向
バイアスが始まりこのエミツタ接地トランジスタ
Q3が擬似飽和領域又は飽和領域に駆動される前
に、エミツタ接地トランジスタQ8のベース・エ
ミツタ間電圧、レベルシフト素子D3，Q7のレベ
ルシフト電圧、制御トランジスタQ11のエミツ
タ・ベース間電圧およびエミツタ接地トランジス
タQ8のコレクタ電位との関係で制御トランジス
タQ11の導通が開始されるため、この制御トラン
ジスタQ11のエミツタ・コレクタ経路を介して過
大な入力電流が基準電位点に側路され、疑似飽和
領域又は飽和領域への駆動が防止されることがで
きる。
このように、エミツタ接地トランジスタQ8の
疑似飽和領域又は飽和領域への駆動を防止するた
めには、エミツタ接地トランジスタQ8のコレク
タ電位が所定値以下に低下しようとする際、制御
トランジスタQ11を確実に導通させることが必要
であり、このために本発明においてはレベルシフ
ト素子D3、Q7が特に配置されている点に大きな
特徴がある。
疑似飽和領域又は飽和領域への駆動を防止するた
めには、エミツタ接地トランジスタQ8のコレク
タ電位が所定値以下に低下しようとする際、制御
トランジスタQ11を確実に導通させることが必要
であり、このために本発明においてはレベルシフ
ト素子D3、Q7が特に配置されている点に大きな
特徴がある。
一方、レベルシフト素子D3、Q7が省略された
場合は、エミツタ接地トランジスタQ6のコレク
タ電位が極めて低いレベル以下に低下しようとす
る際、制御トランジスタQ11の導通が開始される
ため、エミツタ接地トランジスタQ8の深い飽和
領域への駆動が防止されるのみとなる。
場合は、エミツタ接地トランジスタQ6のコレク
タ電位が極めて低いレベル以下に低下しようとす
る際、制御トランジスタQ11の導通が開始される
ため、エミツタ接地トランジスタQ8の深い飽和
領域への駆動が防止されるのみとなる。
一方、トランジスタの飽和領域への駆動を防止
する周知の方法としては、トランジスタのベー
ス・コレクタ間にシヨツトキーダイオード（金属
半導体表面接触ダイオード）を接続する方法もあ
るが、シヨツトキーダイオードの接触金属の種類
の選択に注意を要求するばかりか、一般にシヨツ
トキーダイオードの逆方向耐圧が低いなどの問題
があり、飽和防止素子に制御トランジスタQ11を
用いた本発明はこの点においても有利である。
する周知の方法としては、トランジスタのベー
ス・コレクタ間にシヨツトキーダイオード（金属
半導体表面接触ダイオード）を接続する方法もあ
るが、シヨツトキーダイオードの接触金属の種類
の選択に注意を要求するばかりか、一般にシヨツ
トキーダイオードの逆方向耐圧が低いなどの問題
があり、飽和防止素子に制御トランジスタQ11を
用いた本発明はこの点においても有利である。
本発明のより好適な実施形態によれば、エミツ
タ接地トランジスタQ8とレベルシフト素子とし
てのトランジスタQ7とはnpnトランジスタであ
り、制御トランジスタQ11はnpnトランジスタで
あり、レベルシフト素子としてのトランジスタ
Q7とエミツタ接地トランジスタQ8とはダーリン
トン接続されていることを特徴とするものであ
る。
タ接地トランジスタQ8とレベルシフト素子とし
てのトランジスタQ7とはnpnトランジスタであ
り、制御トランジスタQ11はnpnトランジスタで
あり、レベルシフト素子としてのトランジスタ
Q7とエミツタ接地トランジスタQ8とはダーリン
トン接続されていることを特徴とするものであ
る。
かかる本発明の好適な実施形態によれば、トラ
ンジスタQ7は飽和防止に必要なレベルシフト電
圧をベース・エミツタ間に生じるばかりではな
く、電流増幅作用をも有するため、ダーリントン
接続されたエミツタ接地トランジスタQ8のコレ
クタに大きな電流増幅出力を得ることができ、こ
の点において極めて有利である。
ンジスタQ7は飽和防止に必要なレベルシフト電
圧をベース・エミツタ間に生じるばかりではな
く、電流増幅作用をも有するため、ダーリントン
接続されたエミツタ接地トランジスタQ8のコレ
クタに大きな電流増幅出力を得ることができ、こ
の点において極めて有利である。
なお、本発明の基本的技術思想に従えば、ダイ
オードD3とトランジスタQ7のいずれか一方を省
略することができ、残り一方の順方向電圧を用い
てエミツタ接地トランジスタQ8の疑似飽和領域
又は飽和領域への駆動を防止することができる。
オードD3とトランジスタQ7のいずれか一方を省
略することができ、残り一方の順方向電圧を用い
てエミツタ接地トランジスタQ8の疑似飽和領域
又は飽和領域への駆動を防止することができる。
本発明に従うと、上記の動作を行なわせるのに
適当な構造のICも提供される。
適当な構造のICも提供される。
以下、実施例により、この発明を具体的に説明
する。
する。
第１図は、この発明を音響用ICに適用した場
合の一実施例を示す回路図である。
合の一実施例を示す回路図である。
トランジスタQ1，Q2は、差動増幅トランジス
タであり、そのコレクタには、共通に定電流押し
出し回路I01が設けられ、エミツタにはトランジ
スタQ3，Q4を介したバイアス電圧が印加される
ものである。
タであり、そのコレクタには、共通に定電流押し
出し回路I01が設けられ、エミツタにはトランジ
スタQ3，Q4を介したバイアス電圧が印加される
ものである。
このバイアストランジスタQ3，Q4のベースに
は、バイアス電圧ＶB1が印加され、そのベース、
エミツタ定電圧によりレベルシフトして、上記差
動トランジスタQ1，Q2のエミツタに共通のバイ
アス電圧を供給するものである。
は、バイアス電圧ＶB1が印加され、そのベース、
エミツタ定電圧によりレベルシフトして、上記差
動トランジスタQ1，Q2のエミツタに共通のバイ
アス電圧を供給するものである。
上記バイアストランジスタQ3を介した差動ト
ランジスタのエミツタ側には、ダイオード接続し
たトランジスタQ5を設け、他方のバイアストラ
ンジスタQ4を介した差動トランジスタQ2のエミ
ツタ側には、上記トランジスタQ5とベース及び
エミツタをそれぞれ共通としたトランジスタQ6
を設ける。
ランジスタのエミツタ側には、ダイオード接続し
たトランジスタQ5を設け、他方のバイアストラ
ンジスタQ4を介した差動トランジスタQ2のエミ
ツタ側には、上記トランジスタQ5とベース及び
エミツタをそれぞれ共通としたトランジスタQ6
を設ける。
このトランジスタQ5，Q6は、電流ミラー回路
を構成するものであるため、トランジスタQ6の
コレクタ吸い込み電流は、差動トランジスタQ1
のエミツタ電流値と等しくなる。
を構成するものであるため、トランジスタQ6の
コレクタ吸い込み電流は、差動トランジスタQ1
のエミツタ電流値と等しくなる。
したがつて、このトランジスタQ6のコレクタ
には、上記差動トランジスタQ1，Q2のエミツタ
電流の差の出力電流が得られるものとなる。
には、上記差動トランジスタQ1，Q2のエミツタ
電流の差の出力電流が得られるものとなる。
なお、レベルシフトトランジスタQ4と電流ミ
ラートランジスタQ6との間に設けられたダイオ
ードD3は、後述する増幅トランジスタの利得制
御のために用いるレベルシフト用ダイオードであ
る。
ラートランジスタQ6との間に設けられたダイオ
ードD3は、後述する増幅トランジスタの利得制
御のために用いるレベルシフト用ダイオードであ
る。
この回路は、入力電圧信号を後述する出力段プ
ツシユプル回路の駆動段トランジスタの駆動電流
信号に増幅変換するためのものである。
ツシユプル回路の駆動段トランジスタの駆動電流
信号に増幅変換するためのものである。
ダーリントン接続されたトランジスタQ7，Q8
は、大振幅Ａ級トランジスタ増幅回路の増幅トラ
ンジスタを構成し、定電流回路I02は、そのコレ
クタ負荷手段を構成するものである。
は、大振幅Ａ級トランジスタ増幅回路の増幅トラ
ンジスタを構成し、定電流回路I02は、そのコレ
クタ負荷手段を構成するものである。
この回路は、上記駆動入力電流信号を電圧信号
に変換し、出力段プツシユプル回路を構成するト
ランジスタQ9，Q10を介して、出力電圧を得るも
のである。
に変換し、出力段プツシユプル回路を構成するト
ランジスタQ9，Q10を介して、出力電圧を得るも
のである。
上記出力プツシユプルトランジスタQ9，Q10の
ベース間に設けられたダイオードD1，D2は、出
力トランジスタQ9，Q10のバイアス回路を構成す
るものである。
ベース間に設けられたダイオードD1，D2は、出
力トランジスタQ9，Q10のバイアス回路を構成す
るものである。
そして、上記駆動トランジスタQ8のコレクタ
にベースが接続され、エミツタがプリアンプ回路
のバイアストランジスタQ4のコレクタに接続さ
れ、コレクタが負の電圧端子に接続されたトラン
ジスタQ11は擬似飽和検出及び入力電流制限手段
を構成するものである。
にベースが接続され、エミツタがプリアンプ回路
のバイアストランジスタQ4のコレクタに接続さ
れ、コレクタが負の電圧端子に接続されたトラン
ジスタQ11は擬似飽和検出及び入力電流制限手段
を構成するものである。
すなわち、このトランジスタQ11のエミツタ電
圧は、ＶBEQ8＋ＶBEQ7＋ＶF3で固定される。
圧は、ＶBEQ8＋ＶBEQ7＋ＶF3で固定される。
したがつて、このトランジスタQ11のベースで
ある駆動トランジスタQ8のコレクタ電圧が、略
ＶBEQ7＋ＶBEQ8の電圧以下になるとトランジスタ
Q11がオンして、駆動トランジスタQ7へのベース
電流を限するものである。
ある駆動トランジスタQ8のコレクタ電圧が、略
ＶBEQ7＋ＶBEQ8の電圧以下になるとトランジスタ
Q11がオンして、駆動トランジスタQ7へのベース
電流を限するものである。
この実施例においては、増幅トランジスタQ8
の特性及びバイアス電流との関係において、コレ
クタ電圧ＶBEQ7＋ＶBEQ8以下になると、擬似飽和
領域になる場合であり、このコレクタ電圧が大き
い場合には、上記レベルシフトダイオードD3を
追加し、小さい場合には削除すればよい。
の特性及びバイアス電流との関係において、コレ
クタ電圧ＶBEQ7＋ＶBEQ8以下になると、擬似飽和
領域になる場合であり、このコレクタ電圧が大き
い場合には、上記レベルシフトダイオードD3を
追加し、小さい場合には削除すればよい。
この実施例に示すように、擬似飽和領域での動
作前に、トランジスタQ11がオンして、それぞれ
以上の入力電流の増加を制限するため、擬似飽和
及び飽和領域での動作が防止でき、歪の悪化、発
振等の問題が解決できるものとなる。
作前に、トランジスタQ11がオンして、それぞれ
以上の入力電流の増加を制限するため、擬似飽和
及び飽和領域での動作が防止でき、歪の悪化、発
振等の問題が解決できるものとなる。
この実施例において、トランジスタQ8が非飽
和領域で動作している時に、トランジスタQ11は
オフ状態であり、そのベース・エミツタ間にはト
ランジスタQ8のコレクタ電位に応じた逆バイア
ス電圧がかかる。そのため、トランジスタQ11の
ベース・エミツタ間逆耐圧は、トランジスタQ8
のコレクタ・エミツタ間耐圧と同程度の大きい値
であることが必要とされる。
和領域で動作している時に、トランジスタQ11は
オフ状態であり、そのベース・エミツタ間にはト
ランジスタQ8のコレクタ電位に応じた逆バイア
ス電圧がかかる。そのため、トランジスタQ11の
ベース・エミツタ間逆耐圧は、トランジスタQ8
のコレクタ・エミツタ間耐圧と同程度の大きい値
であることが必要とされる。
トランジスタQ11は、pnp型であり、ICにおい
て、npn型トランジスタQ8等と同時に製造できる
周知のラテラル構造を取るこができる。この場
合、トランジスタQ8のコレクタとトランジスタ
Q11のベースが共通接続されているので、ラテラ
ル型トランジスタQ11は、トランジスタQ8のコレ
クタ領域内に形成することができる。このよう
に、共通の半導体領域にトランジスタQ8とQ11と
を形成することにり、これらのトランジスタをを
それぞれ半導体基板から独立して分離された半導
体領域内に形成する場合に対し、絶縁分離のため
の領域の面積を減少させることができる。
て、npn型トランジスタQ8等と同時に製造できる
周知のラテラル構造を取るこができる。この場
合、トランジスタQ8のコレクタとトランジスタ
Q11のベースが共通接続されているので、ラテラ
ル型トランジスタQ11は、トランジスタQ8のコレ
クタ領域内に形成することができる。このよう
に、共通の半導体領域にトランジスタQ8とQ11と
を形成することにり、これらのトランジスタをを
それぞれ半導体基板から独立して分離された半導
体領域内に形成する場合に対し、絶縁分離のため
の領域の面積を減少させることができる。
改良されたIC構造では、トランジスタQ11は、
そのコレクタが回路の基準電圧端子−Ｖに接続さ
れているので、ｐ型半導体基板をコレクタとし、
このｐ型半導体基板上に形成されたｎ型半導体領
域をベースとし、このｎ型半導体領域の表面に、
npnトランジスタのベースの形成と同時に形成さ
れたｐ型半導体領域をエミツタとするサブストレ
ート（基板）型構造とされる。
そのコレクタが回路の基準電圧端子−Ｖに接続さ
れているので、ｐ型半導体基板をコレクタとし、
このｐ型半導体基板上に形成されたｎ型半導体領
域をベースとし、このｎ型半導体領域の表面に、
npnトランジスタのベースの形成と同時に形成さ
れたｐ型半導体領域をエミツタとするサブストレ
ート（基板）型構造とされる。
このサブストレート型pnpトランジスタは、ラ
テラル型pnpトランジスタのように、ｎ型半導体
領域表面に、エミツタとするための２つのｐ型領
域を並べて形成するのではなく、上記のようにｎ
型半導体領域表面に１つのｐ型領域を形成するだ
けで良いので、半導体領域表面における面積が小
さくて良い。サブストレート型pnpトランジスタ
のベース・エミツタ接合を形成する半導体領域の
不純物濃度分布は、npnトランジスタのコレク
タ・ベース接合を形成する半導体領域の不純物濃
度分布と実質的に等しい。従つてサブストレート
型pnpトランジスタのベース・エミツタ間耐圧
は、第１図の回路の正常動作を制限しない。
テラル型pnpトランジスタのように、ｎ型半導体
領域表面に、エミツタとするための２つのｐ型領
域を並べて形成するのではなく、上記のようにｎ
型半導体領域表面に１つのｐ型領域を形成するだ
けで良いので、半導体領域表面における面積が小
さくて良い。サブストレート型pnpトランジスタ
のベース・エミツタ接合を形成する半導体領域の
不純物濃度分布は、npnトランジスタのコレク
タ・ベース接合を形成する半導体領域の不純物濃
度分布と実質的に等しい。従つてサブストレート
型pnpトランジスタのベース・エミツタ間耐圧
は、第１図の回路の正常動作を制限しない。
更に改良されたIC構造では、npnトランジスタ
Q8とサブストレート型pnpトランジスタQ11とを
独立した半導体領域に形成するのでなく、共通の
半導体領域に形成することによつて、必要とする
半導体領域の面積を減少させる。このような例を
第２図に示している。
Q8とサブストレート型pnpトランジスタQ11とを
独立した半導体領域に形成するのでなく、共通の
半導体領域に形成することによつて、必要とする
半導体領域の面積を減少させる。このような例を
第２図に示している。
すなわち、同図に示すように、ｐ型半導体基板
１上に形成したn-型エピタキシヤル成長層４
を、p+型アイソレーシヨン領域３で囲まれた素
子形成領域とし、この素子形成領域に、ベース領
域５、及びこのベース領域内に構成されたエミツ
タ領域６を形成することにより、npnトランジス
タQ8を形成し、ｐ型エミツタ領域７を形成るこ
とによりサブストレート型pnpトランジスタQ11
を形成する。
１上に形成したn-型エピタキシヤル成長層４
を、p+型アイソレーシヨン領域３で囲まれた素
子形成領域とし、この素子形成領域に、ベース領
域５、及びこのベース領域内に構成されたエミツ
タ領域６を形成することにより、npnトランジス
タQ8を形成し、ｐ型エミツタ領域７を形成るこ
とによりサブストレート型pnpトランジスタQ11
を形成する。
なお、n+型領域２は、コレクタ埋込層であ
り、トランジスタQ11のコレクタは、p+型アイソ
レーシヨン領域３又はｐ型基板１を利用するもの
である。
り、トランジスタQ11のコレクタは、p+型アイソ
レーシヨン領域３又はｐ型基板１を利用するもの
である。
この発明は、前記実施例の他、例えば第３図に
示すように、電圧比較手段と、電流制限手段とを
分離するものであつてもよい。
示すように、電圧比較手段と、電流制限手段とを
分離するものであつてもよい。
すなち、同図に示すように、出力トランジスタ
Q10のベース・エミツタ定電圧を介して駆動トラ
ンジスタQ8のコレクタ電圧を検出用トランジス
タQ12のベースに印加し、そのエミツタに、検出
すべき電圧に相当する電圧ＶB2を印加し、コレク
タにダイオードD4を設けて電圧比較回路を構成
し、入力電流制限用トランジスタQ13を駆動トラ
ンジスタQ7，Q8の入力側に設け、上記ダイオー
ドD4と電流ミラー回路を構成して、入力電流制
限を行なうものである。
Q10のベース・エミツタ定電圧を介して駆動トラ
ンジスタQ8のコレクタ電圧を検出用トランジス
タQ12のベースに印加し、そのエミツタに、検出
すべき電圧に相当する電圧ＶB2を印加し、コレク
タにダイオードD4を設けて電圧比較回路を構成
し、入力電流制限用トランジスタQ13を駆動トラ
ンジスタQ7，Q8の入力側に設け、上記ダイオー
ドD4と電流ミラー回路を構成して、入力電流制
限を行なうものである。
この回路にあつては、トランジスタQ12のベー
ス電圧が、ＶB2―ＶBEQ12以下になつたとき、換
言すれば、トランジスタQ8のコレクタ電圧が、
ＶB2―ＶBEQ12―ＶBEQ10以下になつたときにトラ
ンジスタQ12がオンして、そのコレクタ電流分だ
け、トランジスタQ13を介して入力電流を削減す
るため、上記電圧を適当に選ぶことにより擬似飽
和領域での動作を防止できる。
ス電圧が、ＶB2―ＶBEQ12以下になつたとき、換
言すれば、トランジスタQ8のコレクタ電圧が、
ＶB2―ＶBEQ12―ＶBEQ10以下になつたときにトラ
ンジスタQ12がオンして、そのコレクタ電流分だ
け、トランジスタQ13を介して入力電流を削減す
るため、上記電圧を適当に選ぶことにより擬似飽
和領域での動作を防止できる。
このように、駆動トランジスタQ8のコレクタ
電圧は、出力段回路を利用してレベルシフトして
電圧比較手段に入力するものであつてもよく、こ
の他に、バイアス用ダイオードD1，D2、換言す
れば出力トランジスタQ10，Q9のベース・エミツ
タ間電圧を介して電圧比較手段に入力するものと
してもよい。
電圧は、出力段回路を利用してレベルシフトして
電圧比較手段に入力するものであつてもよく、こ
の他に、バイアス用ダイオードD1，D2、換言す
れば出力トランジスタQ10，Q9のベース・エミツ
タ間電圧を介して電圧比較手段に入力するものと
してもよい。
また、この発明は、プツシユプル出力回路の駆
動段増幅トランジスタ回路の他、大振幅Ａ級増幅
回路の擬似飽和、飽和領域の防止回路として広く
利用できるものである。
動段増幅トランジスタ回路の他、大振幅Ａ級増幅
回路の擬似飽和、飽和領域の防止回路として広く
利用できるものである。
第１図、第３図は、それぞれこの発明を音響用
ICに適用した場合の一実施例を示す回路図、第
２図は第１図における回路の一部の一実施例を示
すモノリシツク半導体集積回路の構造断面図、第
４図は駆動トランジスタが擬似飽和領域に駆動さ
れる場合のプツシユプル出力電圧波形、第５図は
トランジスタの遮断周波数のコレクタ・エミツタ
間電圧ＶCEとコレクタ電流ＩCへの依存性を示す
特性図である。 １…ｐ型基板、２…コレクタ埋込層、３…アイ
ソレーシヨン領域、４…n-型エピタキシヤル成
長層、５……ベース領域、６…エミツタ領域、７
…エミツタ領域。
ICに適用した場合の一実施例を示す回路図、第
２図は第１図における回路の一部の一実施例を示
すモノリシツク半導体集積回路の構造断面図、第
４図は駆動トランジスタが擬似飽和領域に駆動さ
れる場合のプツシユプル出力電圧波形、第５図は
トランジスタの遮断周波数のコレクタ・エミツタ
間電圧ＶCEとコレクタ電流ＩCへの依存性を示す
特性図である。 １…ｐ型基板、２…コレクタ埋込層、３…アイ
ソレーシヨン領域、４…n-型エピタキシヤル成
長層、５……ベース領域、６…エミツタ領域、７
…エミツタ領域。
Claims (1)
- 【特許請求の範囲】 １ 基準電位点にエミツタが接続されたエミツタ
接地トランジスタと、該エミツタ接地トランジス
タのベースと信号入力ノードとの間に接続された
レベルシフト素子と、エミツタが上記信号入力ノ
ードに接続されベースが上記エミツタ接地トラン
ジスタのコレクタに接続されコレクタが上記基準
電位点に接続され上記エミツタ接地トランジスタ
と反対の導電型の制御トランジスタとを具備し、
上記レベルシフト素子は上記エミツタ接地トラン
ジスタと同導電型のトランジスタであつてそのベ
ースは上記信号入力ノードに接続されそのエミツ
タは上記エミツタ接地トランジスタのベースに接
続されることによつて上記レベルシフト素子とし
てのトランジスタと上記エミツタ接地トランジス
タとはダーリントン接続されてなり、上記エミツ
タ接地トランジスタのコレクタ・エミツタ間の電
位差が所定値以下に低下する時上記制御トランジ
スタのエミツタ・コレクタ径路を介して上記信号
入力ノードの電流を上記基準電位点に側路するこ
とを特徴とするトランジスタ回路。 ２ 上記エミツタ接地トランジスタと上記レベル
シフト素子としての上記トンジスタとはnpnトラ
ンジスタであり、上記制御トランジスタはpnpト
ランジスタであることを特徴とする特許請求の範
囲第１項記載のトランジスタ回路。 ３ 上記エミツタ接地トランジスタと上記制御ト
ランジスタとは半導体集積回路内で絶縁分離され
た単一の半導体領域内に形成されたことを特徴と
する特許請求の範囲第２項記載のトランジスタ回
路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8945078A JPS5516564A (en) | 1978-07-24 | 1978-07-24 | Transistor amplifier circuit |
| US06/052,206 US4286227A (en) | 1978-07-24 | 1979-06-26 | Transistor amplifying circuit for preventing the operation of an amplifying transistor in the quasi-saturation region |
| IT24576/79A IT1122277B (it) | 1978-07-24 | 1979-07-23 | Circuito a transistor |
| GB7925599A GB2028042B (en) | 1978-07-24 | 1979-07-23 | Transistor circuit |
| DE19792930041 DE2930041A1 (de) | 1978-07-24 | 1979-07-24 | Transistorschaltung |
| SG409/84A SG40984G (en) | 1978-07-24 | 1984-06-04 | Transistor circuit |
| HK353/85A HK35385A (en) | 1978-07-24 | 1985-05-09 | Transistor circuit |
| MY660/85A MY8500660A (en) | 1978-07-24 | 1985-12-30 | Transistor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8945078A JPS5516564A (en) | 1978-07-24 | 1978-07-24 | Transistor amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5516564A JPS5516564A (en) | 1980-02-05 |
| JPS6142888B2 true JPS6142888B2 (ja) | 1986-09-24 |
Family
ID=13971013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8945078A Granted JPS5516564A (en) | 1978-07-24 | 1978-07-24 | Transistor amplifier circuit |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4286227A (ja) |
| JP (1) | JPS5516564A (ja) |
| DE (1) | DE2930041A1 (ja) |
| GB (1) | GB2028042B (ja) |
| HK (1) | HK35385A (ja) |
| IT (1) | IT1122277B (ja) |
| MY (1) | MY8500660A (ja) |
| SG (1) | SG40984G (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484149A (en) * | 1980-02-12 | 1984-11-20 | Analog Devices, Inc. | Single-supply IC digital-to-analog converter for use with microprocessors |
| DE3168838D1 (en) | 1981-01-30 | 1985-03-28 | Ibm Deutschland | Monolithic integrated push-pull driver circuit |
| US4717838A (en) * | 1986-11-14 | 1988-01-05 | National Semiconductor Corporation | High input impedance, high gain CMOS strobed comparator |
| IT1233417B (it) * | 1987-12-03 | 1992-03-30 | Sgs Microelettronica Spa | Stadio di potenza perfezionato, con incremento della dinamica di uscita. |
| US4922129A (en) * | 1989-01-26 | 1990-05-01 | National Semiconductor Corporation | Feed forward darlington circuit with reduced NPN reverse beta sensitivity |
| US4977378A (en) * | 1989-09-08 | 1990-12-11 | North American Philips Corp. | Rapid-response differential amplifier with rail-to-rail input capability |
| JPH098566A (ja) * | 1995-06-06 | 1997-01-10 | Sgs Thomson Microelectron Inc | 増幅器出力段 |
| US5673000A (en) * | 1996-01-05 | 1997-09-30 | Rockford Corporation | Dynamically invariant AB linear operation amplifier |
| US6636107B2 (en) * | 2000-03-28 | 2003-10-21 | International Rectifier Corporation | Active filter for reduction of common mode current |
| CN109495079A (zh) * | 2018-12-29 | 2019-03-19 | 苏州英诺迅科技股份有限公司 | 一种补偿高频增益的达林顿电路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3482111A (en) * | 1966-03-04 | 1969-12-02 | Ncr Co | High speed logical circuit |
| JPS5834965B2 (ja) * | 1973-11-16 | 1983-07-30 | 株式会社日立製作所 | トランジスタゾウフクカイロ |
| US4118640A (en) * | 1976-10-22 | 1978-10-03 | National Semiconductor Corporation | JFET base junction transistor clamp |
-
1978
- 1978-07-24 JP JP8945078A patent/JPS5516564A/ja active Granted
-
1979
- 1979-06-26 US US06/052,206 patent/US4286227A/en not_active Expired - Lifetime
- 1979-07-23 GB GB7925599A patent/GB2028042B/en not_active Expired
- 1979-07-23 IT IT24576/79A patent/IT1122277B/it active
- 1979-07-24 DE DE19792930041 patent/DE2930041A1/de not_active Withdrawn
-
1984
- 1984-06-04 SG SG409/84A patent/SG40984G/en unknown
-
1985
- 1985-05-09 HK HK353/85A patent/HK35385A/xx unknown
- 1985-12-30 MY MY660/85A patent/MY8500660A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| HK35385A (en) | 1985-05-17 |
| JPS5516564A (en) | 1980-02-05 |
| SG40984G (en) | 1985-03-08 |
| GB2028042B (en) | 1982-10-27 |
| DE2930041A1 (de) | 1980-02-07 |
| IT1122277B (it) | 1986-04-23 |
| IT7924576A0 (it) | 1979-07-23 |
| US4286227A (en) | 1981-08-25 |
| GB2028042A (en) | 1980-02-27 |
| MY8500660A (en) | 1985-12-31 |
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