JPS6143865B2 - - Google Patents
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- JPS6143865B2 JPS6143865B2 JP53011678A JP1167878A JPS6143865B2 JP S6143865 B2 JPS6143865 B2 JP S6143865B2 JP 53011678 A JP53011678 A JP 53011678A JP 1167878 A JP1167878 A JP 1167878A JP S6143865 B2 JPS6143865 B2 JP S6143865B2
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- film
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- mos
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Description
【発明の詳細な説明】
本発明はMOS型半導体装置（MOSIC）に関
し、MOSICにおけるMOSトランジスタ（以下
MOS−Trと称す）において、特にチヤネル長の
短いMOS−Trにおいて生じるソース・ドレイン
間のパンチスル−現象を防止し、且つ相互コンダ
クタンスgmの大きい素子構造を提供するもので
ある。
し、MOSICにおけるMOSトランジスタ（以下
MOS−Trと称す）において、特にチヤネル長の
短いMOS−Trにおいて生じるソース・ドレイン
間のパンチスル−現象を防止し、且つ相互コンダ
クタンスgmの大きい素子構造を提供するもので
ある。
MOS−Trのパンチスル−現象を防止する素子
構造として第１図に示す構造が特開昭50−8483号
にて提案されている。第１図のMOS−Trは半導
体基板（以下Si基板と称す）１、ゲート酸化膜
（以下ゲートSiO2膜と称す）２、ソース領域３、
ドレイン領域４、フールドSiO2膜５、ポリシリ
コンゲート膜６、ゲート電極７、ソース電極８、
ドレイン電極９の構造から成り立つている。そし
て、Si基板１中にドレイン領域４の電圧により生
じるドレイン空乏層１０が形成され、１１はこの
構造におけるチヤネルを示す。
構造として第１図に示す構造が特開昭50−8483号
にて提案されている。第１図のMOS−Trは半導
体基板（以下Si基板と称す）１、ゲート酸化膜
（以下ゲートSiO2膜と称す）２、ソース領域３、
ドレイン領域４、フールドSiO2膜５、ポリシリ
コンゲート膜６、ゲート電極７、ソース電極８、
ドレイン電極９の構造から成り立つている。そし
て、Si基板１中にドレイン領域４の電圧により生
じるドレイン空乏層１０が形成され、１１はこの
構造におけるチヤネルを示す。
上記構造はゲートSiO2膜２に接する面をドレ
イン領域４より深くSi基板１中に埋没せしめ、し
かもチヤネル部分の半導体表面１１をソース・ド
レイン方向に屈曲せしめることによつてドレイン
空乏層１０の拡がりの方向を基板方向に向け、パ
ンチスル−耐圧を高くするようにしていた。
イン領域４より深くSi基板１中に埋没せしめ、し
かもチヤネル部分の半導体表面１１をソース・ド
レイン方向に屈曲せしめることによつてドレイン
空乏層１０の拡がりの方向を基板方向に向け、パ
ンチスル−耐圧を高くするようにしていた。
しかし、上記構造では、次のような問題点があ
る。
る。
第１に、ソース・ドレイン領域の不純物濃度が
高い場合、ゲースSiO2膜２の接する面を十分深
くSi基板１中に埋没して、ソース・ドレイン領域
３，４の下面とゲートSiO2膜２の下面の深さの
差を大きくしなければ、パンチスル−耐圧を高く
することは困難である。なぜならば、ソース・ド
レインの不純物濃度が高いため、ドレイン空乏層
１０はドレイン領域内には拡がらず、基板方向の
みに拡がり、ゲートSiO2膜２の下面がソース・
ドレイン領域の下面よりあまり深くなければ、す
ぐにパンチスル−を起してしまう。
高い場合、ゲースSiO2膜２の接する面を十分深
くSi基板１中に埋没して、ソース・ドレイン領域
３，４の下面とゲートSiO2膜２の下面の深さの
差を大きくしなければ、パンチスル−耐圧を高く
することは困難である。なぜならば、ソース・ド
レインの不純物濃度が高いため、ドレイン空乏層
１０はドレイン領域内には拡がらず、基板方向の
みに拡がり、ゲートSiO2膜２の下面がソース・
ドレイン領域の下面よりあまり深くなければ、す
ぐにパンチスル−を起してしまう。
第２に、ソース・ドレイン領域３，４の下面よ
り深くゲートSiO2膜の下面をSi基板中に埋没しな
ければならないため、例えば、１μｍ以上深くSi
基板１中に埋没する必要がある場合、一定のゲー
ト幅を持つて１μ以上もSi基板の一部を除去する
ことはきわめて困難である。
り深くゲートSiO2膜の下面をSi基板中に埋没しな
ければならないため、例えば、１μｍ以上深くSi
基板１中に埋没する必要がある場合、一定のゲー
ト幅を持つて１μ以上もSi基板の一部を除去する
ことはきわめて困難である。
第３に、チヤネル且つが屈曲しているため、再
現性のある良好な特性を得ることはきわめて困難
である。
現性のある良好な特性を得ることはきわめて困難
である。
したがつて、本発明の目的は、上記の問題点を
解決したパンチスル−耐圧の高い、良好な特性を
有する素子構造を提供することにある。すなわ
ち、本発明は第１図に示されるMOS−Trの欠点
を完全に除去するもので、以下本発明にかかる
MOS−Trの構造の特徴を第２図，第３図，第４
図により詳しく説明する。
解決したパンチスル−耐圧の高い、良好な特性を
有する素子構造を提供することにある。すなわ
ち、本発明は第１図に示されるMOS−Trの欠点
を完全に除去するもので、以下本発明にかかる
MOS−Trの構造の特徴を第２図，第３図，第４
図により詳しく説明する。
第２図に示すように、Si基板２０、ゲートSiO2
膜２１、ソース領域２２、ドレイン領域２３、外
方拡散した低濃度ソース領域２４、外方拡散した
低濃度ドレイン領域２５、ゲート電極２６、金属
電極２７，２８，２９、フイールドSiO2膜３
０、CVD−SiO2膜３１から成り立つている。こ
の構造によればゲート部の下に位置するソース・
ドレイン領域２４，２５の不純物濃はソース・ド
レイン領域２２，２３の表面に比べてはるかに低
濃度になつている。
膜２１、ソース領域２２、ドレイン領域２３、外
方拡散した低濃度ソース領域２４、外方拡散した
低濃度ドレイン領域２５、ゲート電極２６、金属
電極２７，２８，２９、フイールドSiO2膜３
０、CVD−SiO2膜３１から成り立つている。こ
の構造によればゲート部の下に位置するソース・
ドレイン領域２４，２５の不純物濃はソース・ド
レイン領域２２，２３の表面に比べてはるかに低
濃度になつている。
これは第３図に示すように、ソース・ドレイン
領域２４，２５の不純物濃度分布をとれば、表面
の不純物濃度がもつとも高く、表面から内部に向
かうにしたがつて不純物のしみ込み方が少なく、
したがつて、不純物濃度もだんだん低くなつてい
る。このような不純物濃度分布も持つソース・ド
レイン領域において、例えば、埋設したゲート
SiO2膜２１下面のドレイン領域２５の位置をＡ
とした場合、その位置のドレイン領域２５の不純
物濃度ｃはドレイン領域２５の表面濃度ｂよりか
なり低い。この関係はソース側も同様である。し
かも、SiO2膜２１に接するソース・ドレイン領
域２４，２５は後述するごとく外方拡散されて濃
度が低くなつており、Ａから矢印ｘ方向への濃度
をみると、第４図に示すよにＡの位置の不純物濃
度ｃはその同じ深さにおける外方拡散されていな
いソース・ドレイン領域２２，２４の不純物濃度
ｄよりさらに低い。これは、ゲートSiO2膜２１
に接する外方拡散されたソース・ドレイン領域２
４，２５の他の位置においても同じようになる。
なお、第４図のｅは外方拡散した部分を示す。
領域２４，２５の不純物濃度分布をとれば、表面
の不純物濃度がもつとも高く、表面から内部に向
かうにしたがつて不純物のしみ込み方が少なく、
したがつて、不純物濃度もだんだん低くなつてい
る。このような不純物濃度分布も持つソース・ド
レイン領域において、例えば、埋設したゲート
SiO2膜２１下面のドレイン領域２５の位置をＡ
とした場合、その位置のドレイン領域２５の不純
物濃度ｃはドレイン領域２５の表面濃度ｂよりか
なり低い。この関係はソース側も同様である。し
かも、SiO2膜２１に接するソース・ドレイン領
域２４，２５は後述するごとく外方拡散されて濃
度が低くなつており、Ａから矢印ｘ方向への濃度
をみると、第４図に示すよにＡの位置の不純物濃
度ｃはその同じ深さにおける外方拡散されていな
いソース・ドレイン領域２２，２４の不純物濃度
ｄよりさらに低い。これは、ゲートSiO2膜２１
に接する外方拡散されたソース・ドレイン領域２
４，２５の他の位置においても同じようになる。
なお、第４図のｅは外方拡散した部分を示す。
このように、ゲート部の下面からゲート部の側
面に沿つて位置するドレイン領域２５の不純物濃
度を他のドレイン領域２３の不純物濃度より低く
することによつて、第２図に示すように、チヤネ
ル部に近いドレイン空乏層３２の拡がり方向を基
板方向のみならずドレイン領域２５内に向けるこ
とができるためパンチスル−耐圧が高く、且つ、
チヤネル長に短いMOS−Trを実現することがで
きた。
面に沿つて位置するドレイン領域２５の不純物濃
度を他のドレイン領域２３の不純物濃度より低く
することによつて、第２図に示すように、チヤネ
ル部に近いドレイン空乏層３２の拡がり方向を基
板方向のみならずドレイン領域２５内に向けるこ
とができるためパンチスル−耐圧が高く、且つ、
チヤネル長に短いMOS−Trを実現することがで
きた。
次に本発明の構造を得るための一製造方法を第
５図により説明する。
５図により説明する。
本発明をＡゲートMOS−Trに用いた実施例
およびその製造方法を第５図にしたがつて詳しく
説明する。
およびその製造方法を第５図にしたがつて詳しく
説明する。
Ｎ形またはＰ形のSi基板２０上にCVD法によ
りSi3N4膜４１を1000Å〜3000Å程度設け、さら
にSi3N4膜４１上に感光性樹脂膜４２を塗布して
光蝕刻法によりゲート部を含むソース・ドレイン
領域上の感光性樹脂膜４２を残存させて他の領域
の感光性樹脂膜４２を除去する（第５図ａ）。
りSi3N4膜４１を1000Å〜3000Å程度設け、さら
にSi3N4膜４１上に感光性樹脂膜４２を塗布して
光蝕刻法によりゲート部を含むソース・ドレイン
領域上の感光性樹脂膜４２を残存させて他の領域
の感光性樹脂膜４２を除去する（第５図ａ）。
その後、感光性樹脂膜４２をマスクとしてCF4
プラズマ雰囲気中でゲート部を含むソース・ドレ
イン領域上以外のSi3N4膜４１を除去し、さらに
Si基板２０を所望の深さ例えば3000Å〜4000Å程
度を除去し、O2プラズマ雰囲に変えて感光性樹
脂膜４２を除去すると第５図ｂの構造が得られ
る。または、感光性樹脂膜４２をマスクとしてゲ
ート部を含むソース・ドレイン領域上以外の
Si3N4膜４１を除去し、感光性樹脂膜４２を除去
した後、Si3N4膜４１をマスクとしてSi基板２０
の一部を弗化水素酸（以下HFと称す）系のエツ
チ液でエツチングしてもよい。
プラズマ雰囲気中でゲート部を含むソース・ドレ
イン領域上以外のSi3N4膜４１を除去し、さらに
Si基板２０を所望の深さ例えば3000Å〜4000Å程
度を除去し、O2プラズマ雰囲に変えて感光性樹
脂膜４２を除去すると第５図ｂの構造が得られ
る。または、感光性樹脂膜４２をマスクとしてゲ
ート部を含むソース・ドレイン領域上以外の
Si3N4膜４１を除去し、感光性樹脂膜４２を除去
した後、Si3N4膜４１をマスクとしてSi基板２０
の一部を弗化水素酸（以下HFと称す）系のエツ
チ液でエツチングしてもよい。
次いでSi基板２０を酸化雰囲気中で加熱して
6000Å〜8000Å程度選択酸化すれば第５図ｃの如
くSi3N4膜４１下のSi基板２０の表面と同一平面
をなすSiO2膜３０を形成することができる。
6000Å〜8000Å程度選択酸化すれば第５図ｃの如
くSi3N4膜４１下のSi基板２０の表面と同一平面
をなすSiO2膜３０を形成することができる。
次いで感光性樹脂膜４４を塗布し、光饉刻法に
よつてゲート部上の感光性樹脂膜４４のみ残存さ
せて他の感光性樹脂膜を除去し、感光性樹脂膜４
とSiO2膜３０をマスクとしてCF4プラズマ雰囲気
中でソース・ドレイン領域上のSi3N4膜４１を除
去する（第５図ｄ）。そして、感光性樹脂膜４４
をO2プラズマ雰囲気中あるいは熱硫酸によつて
除去し、Si3N4膜４１とSiO2膜３０をマスクとし
てSi基板２０にこれと異なる導電形式を有するＰ
形またはＮ形の不純物を拡散してソース領域２２
およびドレイン領域２３を形成した（拡散深さは
5000Å程度とする）後、酸素雰囲気中で加熱して
1000Å〜2000Å程度選択酸化すればSiO2膜４７
をソース領域２２、ドレイン領域２３上に形成で
きる（第５図ｅ）。
よつてゲート部上の感光性樹脂膜４４のみ残存さ
せて他の感光性樹脂膜を除去し、感光性樹脂膜４
とSiO2膜３０をマスクとしてCF4プラズマ雰囲気
中でソース・ドレイン領域上のSi3N4膜４１を除
去する（第５図ｄ）。そして、感光性樹脂膜４４
をO2プラズマ雰囲気中あるいは熱硫酸によつて
除去し、Si3N4膜４１とSiO2膜３０をマスクとし
てSi基板２０にこれと異なる導電形式を有するＰ
形またはＮ形の不純物を拡散してソース領域２２
およびドレイン領域２３を形成した（拡散深さは
5000Å程度とする）後、酸素雰囲気中で加熱して
1000Å〜2000Å程度選択酸化すればSiO2膜４７
をソース領域２２、ドレイン領域２３上に形成で
きる（第５図ｅ）。
次いでSi3N4膜４１をリン酸によるウエイトエ
ツチ法あるいはCF4プラズマ法により除去し、ゲ
ート部を形成するために、SiO2膜４７をマスク
としてCF4、プラズマ法によりSi基板２０に例え
ば深さ6000Å程度の凹部４８を穿孔形成し（第５
図ｆ）、真空中もしくは不活性ガス中で高温加熱
してソース・ドレイン領域の凹部内面のSi基板表
面の不純物を外方拡散しながら拡散深さを深くし
た後、熱酸化法により500Å〜2000Å程度のゲー
トSiO2膜１１を凹部４８内に形成する（第５図
ｇ）。すなわち、この工程により凹部４８の内面
の不純物は外方向拡散（アウトデイフユージヨ
ン）により減少し、低濃度のソース・ドレイン領
域２４，２５を形成することができる。
ツチ法あるいはCF4プラズマ法により除去し、ゲ
ート部を形成するために、SiO2膜４７をマスク
としてCF4、プラズマ法によりSi基板２０に例え
ば深さ6000Å程度の凹部４８を穿孔形成し（第５
図ｆ）、真空中もしくは不活性ガス中で高温加熱
してソース・ドレイン領域の凹部内面のSi基板表
面の不純物を外方拡散しながら拡散深さを深くし
た後、熱酸化法により500Å〜2000Å程度のゲー
トSiO2膜１１を凹部４８内に形成する（第５図
ｇ）。すなわち、この工程により凹部４８の内面
の不純物は外方向拡散（アウトデイフユージヨ
ン）により減少し、低濃度のソース・ドレイン領
域２４，２５を形成することができる。
次いで、ゲートSiO2膜２１内に、SiO2膜４７
の厚さを除いた深さと同等程度の厚さを有するＡ
膜５０をスパツタ法あるいは抵抗加熱法あるい
は電子ビーム法により被着形成すれば、凹部４８
内にも、第２図ｈの如くＡゲート層２６が埋設
される。さらに感光性樹脂膜５２を２μｍ程度塗
布すればＡゲート層２６上には約2.6μｍ程度
の感光性樹脂膜が形成され、感光性樹脂膜５２は
ほぼ平坦な表面を得ることができ（第５図ｈ）、
Ａ膜５０上の感光性樹脂膜５２の厚さ約２μｍ
だけO2プラズマ法によつて全面除去するか、あ
るいは光蝕刻法によつて前記厚さ分約２μｍだけ
露光・現像すれば第５図ｉの如くＡゲート層２
６上にのみ感光性樹脂膜５２を約0.6μｍ程度残
存させることができる。
の厚さを除いた深さと同等程度の厚さを有するＡ
膜５０をスパツタ法あるいは抵抗加熱法あるい
は電子ビーム法により被着形成すれば、凹部４８
内にも、第２図ｈの如くＡゲート層２６が埋設
される。さらに感光性樹脂膜５２を２μｍ程度塗
布すればＡゲート層２６上には約2.6μｍ程度
の感光性樹脂膜が形成され、感光性樹脂膜５２は
ほぼ平坦な表面を得ることができ（第５図ｈ）、
Ａ膜５０上の感光性樹脂膜５２の厚さ約２μｍ
だけO2プラズマ法によつて全面除去するか、あ
るいは光蝕刻法によつて前記厚さ分約２μｍだけ
露光・現像すれば第５図ｉの如くＡゲート層２
６上にのみ感光性樹脂膜５２を約0.6μｍ程度残
存させることができる。
その後リン酸系の溶液でＡ膜５０を除去し、
さらにHF系の溶液でSiO2膜４７を除去した後、
Ａゲート層２６上の感光性樹脂膜５２をO2プ
ラズマ法によつて除去すれば第５図ｊの構造が得
られる。次にCVD法により8000Å程度のSiO2膜
３１を形成し（第５図ｋ）、ソース領域２２、ド
レイン領域２３、Ａゲート層２６の電極窓およ
び電極配線に相等する部分のSiO2膜３１を光蝕
刻法により透孔５４，５５，５６を穿孔する（第
５図ｌ）。
さらにHF系の溶液でSiO2膜４７を除去した後、
Ａゲート層２６上の感光性樹脂膜５２をO2プ
ラズマ法によつて除去すれば第５図ｊの構造が得
られる。次にCVD法により8000Å程度のSiO2膜
３１を形成し（第５図ｋ）、ソース領域２２、ド
レイン領域２３、Ａゲート層２６の電極窓およ
び電極配線に相等する部分のSiO2膜３１を光蝕
刻法により透孔５４，５５，５６を穿孔する（第
５図ｌ）。
その後スパツタ法あるいは抵抗加熱法あるいは
電子ビーム法によりSiO2膜３１の厚さと同等程
度の膜厚を有するＡ膜５７を蒸着し、さらに感
光性樹脂膜５８を２μｍ程度塗布して、前記Ａ
ゲート層２６を形成した方法と同様に光蝕刻法あ
るいはO2プラズマ法によつて各電極配線上にの
み感光性樹脂膜５８を残存させる（第５図ｍ）。
そして露出されているＡ膜５７を除去し、感光
性樹脂膜５８を除去するソース電極２７、ドレイ
ン電極２８、ゲート電極２９が形成されて最終構
造の第５図ｎのＡゲートMOS−Trが得られ
る。
電子ビーム法によりSiO2膜３１の厚さと同等程
度の膜厚を有するＡ膜５７を蒸着し、さらに感
光性樹脂膜５８を２μｍ程度塗布して、前記Ａ
ゲート層２６を形成した方法と同様に光蝕刻法あ
るいはO2プラズマ法によつて各電極配線上にの
み感光性樹脂膜５８を残存させる（第５図ｍ）。
そして露出されているＡ膜５７を除去し、感光
性樹脂膜５８を除去するソース電極２７、ドレイ
ン電極２８、ゲート電極２９が形成されて最終構
造の第５図ｎのＡゲートMOS−Trが得られ
る。
この第５図の方法によれば、フイールド部およ
びゲート部がSi基板内に埋されており、且つ、ソ
ースおよびドレイン領域の形成されている前Si基
板の表面と前記フイールド部およびゲート部の表
面が同一平面を有するMOS−Trを得ることがで
きる。したがつて、電極形成時における感光性樹
脂膜の断線やマスク像のボケがなくなり、高い解
像度を得ることができ、且つ、電極配線の断線が
なくなるため、高密度構造のMOS−Trを得るこ
とができる。そして、第５図ではＡゲート
MOS−Trにおいて、セルフアライン法によつて
ゲート部を形成することができるため、マスク合
せが不必要となり、高密度化が可能である。
びゲート部がSi基板内に埋されており、且つ、ソ
ースおよびドレイン領域の形成されている前Si基
板の表面と前記フイールド部およびゲート部の表
面が同一平面を有するMOS−Trを得ることがで
きる。したがつて、電極形成時における感光性樹
脂膜の断線やマスク像のボケがなくなり、高い解
像度を得ることができ、且つ、電極配線の断線が
なくなるため、高密度構造のMOS−Trを得るこ
とができる。そして、第５図ではＡゲート
MOS−Trにおいて、セルフアライン法によつて
ゲート部を形成することができるため、マスク合
せが不必要となり、高密度化が可能である。
以上の方法はＡゲートMOS−Trを作成した
例であるが、Ａゲートの代わりにシリコンゲー
トを形成し、シリコンゲートMOS−Trを作成す
ることもできる。この場合は第５図ｇののち、
CVD法により多結晶シリコン膜を形成し、Ａ
ゲート２６の代わりにシリコンゲートを埋込むこ
とができる。こうしたのち、SiO2膜４７をマス
クとして、埋込まれたシリコンゲートにソース・
ドレインの不純物の導電形式に関係なく所望のＮ
形，Ｐ形の不純物を拡散して導電性を付与するこ
とができる。
例であるが、Ａゲートの代わりにシリコンゲー
トを形成し、シリコンゲートMOS−Trを作成す
ることもできる。この場合は第５図ｇののち、
CVD法により多結晶シリコン膜を形成し、Ａ
ゲート２６の代わりにシリコンゲートを埋込むこ
とができる。こうしたのち、SiO2膜４７をマス
クとして、埋込まれたシリコンゲートにソース・
ドレインの不純物の導電形式に関係なく所望のＮ
形，Ｐ形の不純物を拡散して導電性を付与するこ
とができる。
以上の方法で作成されたシリコンゲートMOS
−Trではシリコンゲートに不純物を選択的に拡
散できる。例えばＰチヤンネルシリコンゲート
MOS−TrにおいてシリコンゲートにＰ形の不純
物を拡散するよりもＮ形の不純物を拡散する方が
不純物のSi基板への突き抜けを少なくできる。ま
た、Ｎ形の不純物を拡散したシリコンゲートより
もＰ形の不純物を拡散したシリコンゲートの方が
仕事関数差ΦMSが大きいため、例えばデエプレツ
シヨン形のＮチヤンネルシリコンゲートMOS−
TrにおいてシリコンゲートにＰ形の不純物を拡
散することによつてＶrを上げることができ、そ
れによつてエンハンスメント形のｎチヤンネルシ
リコンゲートMOS−Trにすることができる。
−Trではシリコンゲートに不純物を選択的に拡
散できる。例えばＰチヤンネルシリコンゲート
MOS−TrにおいてシリコンゲートにＰ形の不純
物を拡散するよりもＮ形の不純物を拡散する方が
不純物のSi基板への突き抜けを少なくできる。ま
た、Ｎ形の不純物を拡散したシリコンゲートより
もＰ形の不純物を拡散したシリコンゲートの方が
仕事関数差ΦMSが大きいため、例えばデエプレツ
シヨン形のＮチヤンネルシリコンゲートMOS−
TrにおいてシリコンゲートにＰ形の不純物を拡
散することによつてＶrを上げることができ、そ
れによつてエンハンスメント形のｎチヤンネルシ
リコンゲートMOS−Trにすることができる。
以上のように、本発明にかかるMOSトランジ
スタはゲート部の下に位置するソース・ドレイン
領域の不純物濃度の他のソース・ドレイン領域の
不純物濃度より低くすることによつてチヤネル部
に近い部分の空乏層が基板方向のみならず、ソー
ス・ドレイン領域内に拡がるためパンチスル−耐
圧を高くすることができ、且つ、チヤネル長を短
くすることができた。したがつて相互コンダクタ
ンスgmを大きくすることができ、スイツチング
特性、周波数特性の良好なMOS−Trを得ること
ができた。
スタはゲート部の下に位置するソース・ドレイン
領域の不純物濃度の他のソース・ドレイン領域の
不純物濃度より低くすることによつてチヤネル部
に近い部分の空乏層が基板方向のみならず、ソー
ス・ドレイン領域内に拡がるためパンチスル−耐
圧を高くすることができ、且つ、チヤネル長を短
くすることができた。したがつて相互コンダクタ
ンスgmを大きくすることができ、スイツチング
特性、周波数特性の良好なMOS−Trを得ること
ができた。
第１図は従来の埋込みゲートMOS−Trの構造
断面図、第２図は本発明の一実施例にかかる
MOS−Trの構造断面図、第３図，第４図は第２
図のMOS−TrのSi基板中のソース・ドレイン領
域の不純物濃度分布を示す図、第５図はａ〜ｎは
本発明にかかるMOS−Trの製造方法の一例の工
程断面図である。 ２０……Si基板、２１……ゲートSiO2膜、２
２，２３……ソース・ドレイン領域、２４，２５
……低濃度ソース・ドレイン領域、２６……ゲー
ト電極、２７，２８，２９……ゲート電極、３０
……フイールドSiO2膜、４８……凹部。
断面図、第２図は本発明の一実施例にかかる
MOS−Trの構造断面図、第３図，第４図は第２
図のMOS−TrのSi基板中のソース・ドレイン領
域の不純物濃度分布を示す図、第５図はａ〜ｎは
本発明にかかるMOS−Trの製造方法の一例の工
程断面図である。 ２０……Si基板、２１……ゲートSiO2膜、２
２，２３……ソース・ドレイン領域、２４，２５
……低濃度ソース・ドレイン領域、２６……ゲー
ト電極、２７，２８，２９……ゲート電極、３０
……フイールドSiO2膜、４８……凹部。
Claims (1)
- 【特許請求の範囲】 １ ゲート絶縁層を介して一方導電型半導体基板
主面に埋没されたゲート領域と、該ゲート領域の
両側の上記基板内に上記ゲート絶縁膜の下面より
深く形成された他方導電形のソース・ドレイン領
域とを備え、該ソース・ドレイン領域において上
記ゲート絶縁層直下に位置する領域がその他の領
域よりも低不純物濃度であることを特徴とする
MOS型半導体装置。 ２ ゲート電極領域の表面とソース・ドレイン領
域の表面が同一平面を形成していることを特徴と
する特許請求の範囲第１項記載のMOS型半導体
装置。 ３ ゲート電極がＡ電極よりなることを特徴と
する特許請求の範囲第１項記載のMOS型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167878A JPS54104782A (en) | 1978-02-03 | 1978-02-03 | Mos type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167878A JPS54104782A (en) | 1978-02-03 | 1978-02-03 | Mos type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54104782A JPS54104782A (en) | 1979-08-17 |
| JPS6143865B2 true JPS6143865B2 (ja) | 1986-09-30 |
Family
ID=11784645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167878A Granted JPS54104782A (en) | 1978-02-03 | 1978-02-03 | Mos type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54104782A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931850A (en) * | 1985-07-05 | 1990-06-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including a channel stop region |
| JP4710222B2 (ja) * | 2003-11-10 | 2011-06-29 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
-
1978
- 1978-02-03 JP JP1167878A patent/JPS54104782A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54104782A (en) | 1979-08-17 |
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