JPS6145355A - マルチプロセツサ制御方式 - Google Patents
マルチプロセツサ制御方式Info
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- JPS6145355A JPS6145355A JP16563284A JP16563284A JPS6145355A JP S6145355 A JPS6145355 A JP S6145355A JP 16563284 A JP16563284 A JP 16563284A JP 16563284 A JP16563284 A JP 16563284A JP S6145355 A JPS6145355 A JP S6145355A
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- Japan
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- request
- memory access
- access control
- control device
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- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、記憶装置を共有する複数のメモリアクセス制
御装置において、他メモリアクセス制御装置でシェアさ
れる記憶装置に対するメモリアクセス要求と、自メモリ
アクセス制御装置でシェアされる記憶装置に対するメモ
リアクセス要求とが自メモリアクセス制御装置内に混在
している場合。
御装置において、他メモリアクセス制御装置でシェアさ
れる記憶装置に対するメモリアクセス要求と、自メモリ
アクセス制御装置でシェアされる記憶装置に対するメモ
リアクセス要求とが自メモリアクセス制御装置内に混在
している場合。
それらメモリアクセス要求に対する実行結果をメモリア
クセス要求順にメモリアクセス要求元に返すことができ
るマルチプロセッサ制御方式に関する。
クセス要求順にメモリアクセス要求元に返すことができ
るマルチプロセッサ制御方式に関する。
従来、記憶装置を共有する複数のメモリアクセス制御装
置からなるマルチプロセッサシステムにおいて。
置からなるマルチプロセッサシステムにおいて。
成るメモリアクセス制御装置（自ＳＩσと記す）は、そ
のメモリアクセス制御装置に接続された中央処理装置。
のメモリアクセス制御装置に接続された中央処理装置。
又は、入出力制御装置から供給されたメモリアクセス要
求がそのメモリアクセス制御装置以外のメモリアクセス
制御装置（他ＳＩＵと記す）でシェアされる記憶装置に
対するメモリアクセス要求である場合には、そのメモリ
アクセス要求を自ＳＩＵがら他ＳＩＵを経由して他ＳＩ
Ｕでシェアされる記憶装置に送シアクセスを行なったの
ち、そのアク゛セス結果を他ＳＩＵ経由で自ＳＩＵに戻
すようにしたメモリアクセス方式を採用している。この
ようなマルチプロセッサ制御方式においては１例えば、
自ＳＩＵに接続された中央処理装置（ＣＰＵ）から複数
個のリクエストが自ＳＩＵに発行された場合、そのリク
エスト要求元である上記ＣＰＵに対するリプライは発行
されたリクエストの順番に返す必要がある。そのために
、自ＳＩＵでそのリクエストを処理するときに、リクエ
ストにリクエスト順番を示す情報を付加し、それぞれの
ＳＩＵで実行されたリクエスト実行結果を上記リクエス
ト付加情報によりバッファリングし、リクエスト順にこ
れ等のリクエストの実行結果がそろい次第、゛リクエス
トを発行した中央処理装置に返していた。したがって他
ＳＩＵ経由のメモリアクセス要求と自ＳＩＵ経由のメモ
リアクセス要求とが同一リクエスト要求元から発行され
。
求がそのメモリアクセス制御装置以外のメモリアクセス
制御装置（他ＳＩＵと記す）でシェアされる記憶装置に
対するメモリアクセス要求である場合には、そのメモリ
アクセス要求を自ＳＩＵがら他ＳＩＵを経由して他ＳＩ
Ｕでシェアされる記憶装置に送シアクセスを行なったの
ち、そのアク゛セス結果を他ＳＩＵ経由で自ＳＩＵに戻
すようにしたメモリアクセス方式を採用している。この
ようなマルチプロセッサ制御方式においては１例えば、
自ＳＩＵに接続された中央処理装置（ＣＰＵ）から複数
個のリクエストが自ＳＩＵに発行された場合、そのリク
エスト要求元である上記ＣＰＵに対するリプライは発行
されたリクエストの順番に返す必要がある。そのために
、自ＳＩＵでそのリクエストを処理するときに、リクエ
ストにリクエスト順番を示す情報を付加し、それぞれの
ＳＩＵで実行されたリクエスト実行結果を上記リクエス
ト付加情報によりバッファリングし、リクエスト順にこ
れ等のリクエストの実行結果がそろい次第、゛リクエス
トを発行した中央処理装置に返していた。したがって他
ＳＩＵ経由のメモリアクセス要求と自ＳＩＵ経由のメモ
リアクセス要求とが同一リクエスト要求元から発行され
。
後続の自］Ｕ経由のメモリアクセス要求の実行結果が先
行する他ＳＩＵ経由のメモリアクセス要求の実行結果に
先行して得られた場合でも、上記リプライ順番台せ用の
バッファに依ってリグライ順番が調整され、矛盾の無い
動作が保証されている。
行する他ＳＩＵ経由のメモリアクセス要求の実行結果に
先行して得られた場合でも、上記リプライ順番台せ用の
バッファに依ってリグライ順番が調整され、矛盾の無い
動作が保証されている。
しかし乍ら、このような従来技術においては。
リクエスト付加情報の付加回路、リクエスト付加情報の
持廻シ回路、バッファ、バッファに対してリクエスト実
行結果が整列したことを認識させる回路等を複数のメモ
リアクセス制御装置に付加せねばならず、多大なハード
ウェアの増加をもたらすという欠点があった。
持廻シ回路、バッファ、バッファに対してリクエスト実
行結果が整列したことを認識させる回路等を複数のメモ
リアクセス制御装置に付加せねばならず、多大なハード
ウェアの増加をもたらすという欠点があった。
本発明の目的は、上記従来の欠点を除去し、他メモリア
クセス制御装置経由および自メモリアクセス制御装置経
由のリクエストが混在しても、リクエストの順序性を乱
すことなしに、ハードウェア量を大幅に削減することの
できるマルチプロセッサ制御方式を提供することにある
。
クセス制御装置経由および自メモリアクセス制御装置経
由のリクエストが混在しても、リクエストの順序性を乱
すことなしに、ハードウェア量を大幅に削減することの
できるマルチプロセッサ制御方式を提供することにある
。
本発明によるマルチプロセッサ制御方式は、記憶装置を
共有するマルチプロセッサシステムにおいて、前記記憶
装置に接続された複数のメモリアクセス制御装置の各々
に、該メモリアクセス制御装置に接続された複数の中央
処理装置、入出力制御装置及び他のメモリアクセス制御
装置から発行されたリクエストを、該リクエストの発行
順に従って該リクエスト発行装置毎に、一旦格納する複
数のリクエストバッファ手段と、これ等複数のリクエス
トバッファ手段の各々から該リクエストバ、ファ手段へ
の入力順番に従って出力されるリクエストのうちから１
つを選択するリクエスト選択手段と、該リクエスト選択
手段で選択されたリクエストを実行するリクエスト実行
手段と、前記リクエスト選択手段で選択されたリクエス
トが、他メモリアクセス制御装置でシェアされる前記記
憶装置へのアクセスか、又は自メモリアクセス制御装置
でシェアされる前記記憶装置へのアクセスかを判別する
アクセス判別手段と、該選択されたリクエストが該アク
セス判別手段で前記他メモリアクセス制御装置でシェア
される前記記憶装置へのアクセスと判別された場合は、
該リクエストを該他メモリアクセス制御装置に送出する
他リクエスト送出手段と、前記自メモリアクセス制御装
置の前記他リクエスト送出手段から、前記他メモリアク
セス制御装置に送出されたリクエストが、該他メモリア
クセス制御装置の前記リクエスト実行手段で該リクエス
トが処理終了、もしくは終了見込となったことを表示す
る他リクエスト処理終了表示手段とを備え、前記自メモ
リアクセス制御装置の前記リクエスト選択手段で選択さ
れたリクエストが前記アクセス判別手段により前記自メ
モリアクセス制御装置でシェアされる前記記憶装置への
アクセスと判別された場合には、該リクエストの実行を
前記他リクエスト処理終了表示手段で処理終了表示され
るまで抑止することを特徴とする。
共有するマルチプロセッサシステムにおいて、前記記憶
装置に接続された複数のメモリアクセス制御装置の各々
に、該メモリアクセス制御装置に接続された複数の中央
処理装置、入出力制御装置及び他のメモリアクセス制御
装置から発行されたリクエストを、該リクエストの発行
順に従って該リクエスト発行装置毎に、一旦格納する複
数のリクエストバッファ手段と、これ等複数のリクエス
トバッファ手段の各々から該リクエストバ、ファ手段へ
の入力順番に従って出力されるリクエストのうちから１
つを選択するリクエスト選択手段と、該リクエスト選択
手段で選択されたリクエストを実行するリクエスト実行
手段と、前記リクエスト選択手段で選択されたリクエス
トが、他メモリアクセス制御装置でシェアされる前記記
憶装置へのアクセスか、又は自メモリアクセス制御装置
でシェアされる前記記憶装置へのアクセスかを判別する
アクセス判別手段と、該選択されたリクエストが該アク
セス判別手段で前記他メモリアクセス制御装置でシェア
される前記記憶装置へのアクセスと判別された場合は、
該リクエストを該他メモリアクセス制御装置に送出する
他リクエスト送出手段と、前記自メモリアクセス制御装
置の前記他リクエスト送出手段から、前記他メモリアク
セス制御装置に送出されたリクエストが、該他メモリア
クセス制御装置の前記リクエスト実行手段で該リクエス
トが処理終了、もしくは終了見込となったことを表示す
る他リクエスト処理終了表示手段とを備え、前記自メモ
リアクセス制御装置の前記リクエスト選択手段で選択さ
れたリクエストが前記アクセス判別手段により前記自メ
モリアクセス制御装置でシェアされる前記記憶装置への
アクセスと判別された場合には、該リクエストの実行を
前記他リクエスト処理終了表示手段で処理終了表示され
るまで抑止することを特徴とする。
ここで２本発明との比較を容易にするために。
従来例について説明する。まず、従来例にも本発明にも
適用の対象となるマルチプロセッサシステムについて、
第３図のブロック図を参照する。この図において、ＳＩ
Ｕ−〇を基準とすると、 ５ＩＵ−１。
適用の対象となるマルチプロセッサシステムについて、
第３図のブロック図を参照する。この図において、ＳＩ
Ｕ−〇を基準とすると、 ５ＩＵ−１。
ＭＭＵ −１はそれぞれ他系メモリアクセス制御装置１
０３、他系記憶装置１０４であシ、中央処理装置（ＣＰ
Ｕ−０，１）１０１ａ、１０１ ｂ及び入出力制御装置
（ＩｓＰ−０，１）１０２ａ 、１０２ｂは他系メそり
アクセス制御装置（ＳＩＵ −１） １０３に接続され
たそれぞれ中央処理装置及び入出力制御装置と呼ぶ。ま
た、 ＳＩＵ −０、ＭＭＵ −０はそれぞれ自系メモ
リアクセス制御装置１０３’、自系記憶装置１０４′で
あシ、中央処理装置（ＣＰＵ−０，１）１０１’ａ 、
１０１’ｂ及び入出力制御装置（Ｉｇｐ−ｏ 、 １
）１０２’ａｓ１０２’ｂは自系メモリアクセス制御
装置１０３′に接続されたそれぞれ中央処理装置及び入
出力制御装置と呼ぶ。なお、 ＳＩＵ −１を基準にし
た場合は、上記説明中の自系と他系が全て入替わる。こ
のマルチプロセッサシステムにおいては。
０３、他系記憶装置１０４であシ、中央処理装置（ＣＰ
Ｕ−０，１）１０１ａ、１０１ ｂ及び入出力制御装置
（ＩｓＰ−０，１）１０２ａ 、１０２ｂは他系メそり
アクセス制御装置（ＳＩＵ −１） １０３に接続され
たそれぞれ中央処理装置及び入出力制御装置と呼ぶ。ま
た、 ＳＩＵ −０、ＭＭＵ −０はそれぞれ自系メモ
リアクセス制御装置１０３’、自系記憶装置１０４′で
あシ、中央処理装置（ＣＰＵ−０，１）１０１’ａ 、
１０１’ｂ及び入出力制御装置（Ｉｇｐ−ｏ 、 １
）１０２’ａｓ１０２’ｂは自系メモリアクセス制御
装置１０３′に接続されたそれぞれ中央処理装置及び入
出力制御装置と呼ぶ。なお、 ＳＩＵ −１を基準にし
た場合は、上記説明中の自系と他系が全て入替わる。こ
のマルチプロセッサシステムにおいては。
他系記憶装置をアクセスする場合、他系のメモリアクセ
ス制御装置を経由することが前提である。
ス制御装置を経由することが前提である。
勿論、そのアクセス結果も他系のメモリアクセス制御装
置を経由し、自系のメモリアクセス制御装置に戻る。
置を経由し、自系のメモリアクセス制御装置に戻る。
以下、第３図のマルチプロセッサシステムに適用される
従来方式について、簡単に説明する。第４図は、従来の
マルチプロセッサ制御方式の構成をブロック図により示
したものである。図において１例えば−メモリアクセス
制御装置（以降ＳＩＵと記す）２１０を自系と呼ぶこと
にし、この自系ＳＩＵに接続された中央処理装置（ＣＰ
Ｕ −０） ２０１ａから他系アクセス（、、）、自系
アクセス（Ｘｔ ）の順に発行されたリクエストは、リ
クエストバッファ（ｂ） ２０３ ｂに一旦格納される
。格納されたリクエストは、入力された・順に、すなわ
ちリクエストバッファ（ｂ） ２０３ ｂからの出力が
リクエスト選択回路２０５で選択された時に１次ワード
から出力されるようになっている。リクエストバッファ
（ｂ）２０３ｂから読出されたリクエストは、リクエス
ト順番付与回路２０４ｂにより処理番号が付けられる。
従来方式について、簡単に説明する。第４図は、従来の
マルチプロセッサ制御方式の構成をブロック図により示
したものである。図において１例えば−メモリアクセス
制御装置（以降ＳＩＵと記す）２１０を自系と呼ぶこと
にし、この自系ＳＩＵに接続された中央処理装置（ＣＰ
Ｕ −０） ２０１ａから他系アクセス（、、）、自系
アクセス（Ｘｔ ）の順に発行されたリクエストは、リ
クエストバッファ（ｂ） ２０３ ｂに一旦格納される
。格納されたリクエストは、入力された・順に、すなわ
ちリクエストバッファ（ｂ） ２０３ ｂからの出力が
リクエスト選択回路２０５で選択された時に１次ワード
から出力されるようになっている。リクエストバッファ
（ｂ）２０３ｂから読出されたリクエストは、リクエス
ト順番付与回路２０４ｂにより処理番号が付けられる。
この処理番号は、同一リクエストバッファから出力され
たリクエスト順にプラス１した番号である。処理番号を
与えられたリクエストは、前記他系アクセスリフニス）
（ＸＯ）として９本リクエストが他のリクエストバッフ
ァ２０４ｂがら出力されるリクエストに打勝ってリクエ
スト選択回路２０５から出力されると、アクセス判別回
路２０６において、そのリクエストは他系アクセスリク
エストと判別され、他リクエスト送出口路２０７を経由
して他系メモリアクセス制御装置２１０′のリクエスト
バッファ（４２０３’に入力される。一方、自系アクセ
スリクエスト（ｘｌ）が他系アクセスリクエスト（、、
）に後続して前記リクエストバッファ（ｂ） ２０３
ｂから出力され、前記リクエスト選択回路２０５を通過
してアクセス判別回路２０６で自系アクセスと判別され
た場合は、リクエスト実行回路２０８に依シ実行され、
その実行結果は、リクエストの有する処理番号と共にリ
プライ整列回路２０９に入力される。
たリクエスト順にプラス１した番号である。処理番号を
与えられたリクエストは、前記他系アクセスリフニス）
（ＸＯ）として９本リクエストが他のリクエストバッフ
ァ２０４ｂがら出力されるリクエストに打勝ってリクエ
スト選択回路２０５から出力されると、アクセス判別回
路２０６において、そのリクエストは他系アクセスリク
エストと判別され、他リクエスト送出口路２０７を経由
して他系メモリアクセス制御装置２１０′のリクエスト
バッファ（４２０３’に入力される。一方、自系アクセ
スリクエスト（ｘｌ）が他系アクセスリクエスト（、、
）に後続して前記リクエストバッファ（ｂ） ２０３
ｂから出力され、前記リクエスト選択回路２０５を通過
してアクセス判別回路２０６で自系アクセスと判別され
た場合は、リクエスト実行回路２０８に依シ実行され、
その実行結果は、リクエストの有する処理番号と共にリ
プライ整列回路２０９に入力される。
ところで、先に記述した他系ＳＩＵ ２１０’のリクエ
ストバッファ（ａ’） ２０３’に入力されたリクエス
トは、このリクエストバッファ（ａ’） ２０３’から
読出されると、ダイレクトにリクエスト選択回路２０５
′に与えられる。ここで、リクエストが選択されると、
リクエスト実行回路２０８′で実行され。
ストバッファ（ａ’） ２０３’に入力されたリクエス
トは、このリクエストバッファ（ａ’） ２０３’から
読出されると、ダイレクトにリクエスト選択回路２０５
′に与えられる。ここで、リクエストが選択されると、
リクエスト実行回路２０８′で実行され。
その実行結果は、リクエストに付加された処理番号と共
に、自系ＳＩＵのリプライ順番整列回路２０９に入力さ
れる。他系ＳＩＵ ２１０’のリクエストバッファ（ａ
’） ２０３’から出力されたリクエストは、リクエス
ト選択回路２０５′で選択された後、アクセス判別回路
２０６′に入力されることは無い。以上の手順で処理さ
れたリクエストは、前記リプライ順番整列回路２０９に
おいて、処理番号順を満たすリクエスト実行結果がそろ
い次第、リクエスト発行元であるＣＰＵ−０２０１ａに
リゾライを返し。
に、自系ＳＩＵのリプライ順番整列回路２０９に入力さ
れる。他系ＳＩＵ ２１０’のリクエストバッファ（ａ
’） ２０３’から出力されたリクエストは、リクエス
ト選択回路２０５′で選択された後、アクセス判別回路
２０６′に入力されることは無い。以上の手順で処理さ
れたリクエストは、前記リプライ順番整列回路２０９に
おいて、処理番号順を満たすリクエスト実行結果がそろ
い次第、リクエスト発行元であるＣＰＵ−０２０１ａに
リゾライを返し。
ＣＰＵ −０からのリクエスト処理を終了する。
従って、このような従来方式においては、リプライ順番
を調整する為のバッファメモリや処理順番を付加する回
路をリクエストバッファ毎に設けねばならないし、更に
、その処理順番を特種る為に、複数のＳＩＵにおいて多
大のハードウェアを必要とするという欠点があった。
を調整する為のバッファメモリや処理順番を付加する回
路をリクエストバッファ毎に設けねばならないし、更に
、その処理順番を特種る為に、複数のＳＩＵにおいて多
大のハードウェアを必要とするという欠点があった。
次に１本発明によるマルチプロセッサ制御方式について
実施例を挙げ９図面を参照して説明する。
実施例を挙げ９図面を参照して説明する。
第１図は本発明による実施例の構成を示すブロック図で
ある。この実施例におけるリクエスト処理の動作を第２
図のタイムチャートを参照して説明スル。ＣＰＵ−０３
０１ａがら他ＳＩＵアクセスリクエスｔ’ （ｘｏ）、
自ＳＩＵアクセスリクエスト（ｘｔ）の順に自ＳＩＵ
３１０にリクエストが発行されると。
ある。この実施例におけるリクエスト処理の動作を第２
図のタイムチャートを参照して説明スル。ＣＰＵ−０３
０１ａがら他ＳＩＵアクセスリクエスｔ’ （ｘｏ）、
自ＳＩＵアクセスリクエスト（ｘｔ）の順に自ＳＩＵ
３１０にリクエストが発行されると。
このリクエストは、リクエストバッファ（ｂ）３０３ｂ
へ発行順に入力される。リクエストバッファ３０３ｂか
らの読出しは、このリクエストバッファ３０３ｂがら出
力されたリクエストがリクエスト選択回路３０４で選択
されると１次ワードのリクエストが出力される仕組みに
なっている。リクエストバッファ（ｂ） ３０３ ｂか
ら上記の他ＳＩＵリクエスト（ｘｏ）が出力され、その
リクエストがリクエスト選択手段３０４で選択され、更
にアクセス判別回路３０５で他系アクセスと判別される
と、そのリクエストは他リクエスト送出回路３０６を経
由して他ＳＩＵ ３１０’のリクエストバッファ（ａつ
３０３′に入力される。
へ発行順に入力される。リクエストバッファ３０３ｂか
らの読出しは、このリクエストバッファ３０３ｂがら出
力されたリクエストがリクエスト選択回路３０４で選択
されると１次ワードのリクエストが出力される仕組みに
なっている。リクエストバッファ（ｂ） ３０３ ｂか
ら上記の他ＳＩＵリクエスト（ｘｏ）が出力され、その
リクエストがリクエスト選択手段３０４で選択され、更
にアクセス判別回路３０５で他系アクセスと判別される
と、そのリクエストは他リクエスト送出回路３０６を経
由して他ＳＩＵ ３１０’のリクエストバッファ（ａつ
３０３′に入力される。
一方、この他系ＳＩＵアクセスリクエストが、上記のリ
クエスト選択回路３０４で選択されると。
クエスト選択回路３０４で選択されると。
リクエストバッファ（ｂ） ３０３ ｂからはそのリク
エストに後続する自ＳＩＵアクセスリクエスト（ｘｌ）
が出力される。ところが、このリフニス） （Ｘｌ）は
、他ＳＩＵ ３１０’に発行したリクエスト（ｘｏ）が
リクエスト処理終了表示回路３０８′において処理終了
表示されるまで、リクエスト選択回路３０４における選
択は抑止される。先に述べた他ＳＩＵ ３１０’のリク
エストバッファ（ａ’） ３０３’に入力されたリクエ
スト（ｘｏ）が、リクエストバッファ ＝Ｐ＝ｆ！Ｉ！
＝（ａ’）３０３’から出力され、更に、そのリクエス
ト（ｘｏ）がリクエスト選択回路３０４で選択されると
、リクエスト実行回路３０７１で直ちに実行される。そ
の実行が終了すると、実行結果は自ＳＩＵ ３１０のリ
プライ送出回路３０９に通知され、 ＣＰＵ 、−０３
０１にリクエスト（ｘｏ）に対するリプライを送出する
。又。
エストに後続する自ＳＩＵアクセスリクエスト（ｘｌ）
が出力される。ところが、このリフニス） （Ｘｌ）は
、他ＳＩＵ ３１０’に発行したリクエスト（ｘｏ）が
リクエスト処理終了表示回路３０８′において処理終了
表示されるまで、リクエスト選択回路３０４における選
択は抑止される。先に述べた他ＳＩＵ ３１０’のリク
エストバッファ（ａ’） ３０３’に入力されたリクエ
スト（ｘｏ）が、リクエストバッファ ＝Ｐ＝ｆ！Ｉ！
＝（ａ’）３０３’から出力され、更に、そのリクエス
ト（ｘｏ）がリクエスト選択回路３０４で選択されると
、リクエスト実行回路３０７１で直ちに実行される。そ
の実行が終了すると、実行結果は自ＳＩＵ ３１０のリ
プライ送出回路３０９に通知され、 ＣＰＵ 、−０３
０１にリクエスト（ｘｏ）に対するリプライを送出する
。又。
リクエスト実行回路３０７′において、リクエスト（、
、）が終了見込、もしくは終了すると、リクエスト処理
終了表示回路３０８′に於て処理終了が表示される。こ
の処理終了表示は自ＳＩ［Ｊ ３１０のリクエスト選択
回路に通知され、前記自ＳＩＵアクセスリクエスト（ｘ
工）を選択可能リクエストにする。このリクエスト（ｘ
ｌ）が任意のタイミングでリクエスト選択回路３０４で
選択され、アクセス判別回路３０５で自系アクセスと判
別されると、リクエスト実行回路３０７で実行され、そ
の実行結果はリプライ送出回路３０９に通知されたのち
、 ＣＰＵ−０３０１ａにリクエスト（ｘｌ）に対する
リプライを送出する。また、リクエスト実行回路３０７
において、リフニス） （ｘりが終了見込、もしくは終
了すると、リクエスト処理終了表示回路３０８では処理
終了が表示される。更に、処理順番が自系ＳＩＵリクエ
ストおよび他系ＳＩＵリクエストのいずれであっても、
同様に、後続の他系ＳＩＵリクエストの実行は先行する
。自系ＳＩＵリクエストが、自５ＩＵ３１０のリクエス
ト処理終了表示回路３０８に於て、処理終了表示された
場合に、他ＳＩＵ ３１０’に後続の他系ＳＩＵ ’）
クエストを送出する。
、）が終了見込、もしくは終了すると、リクエスト処理
終了表示回路３０８′に於て処理終了が表示される。こ
の処理終了表示は自ＳＩ［Ｊ ３１０のリクエスト選択
回路に通知され、前記自ＳＩＵアクセスリクエスト（ｘ
工）を選択可能リクエストにする。このリクエスト（ｘ
ｌ）が任意のタイミングでリクエスト選択回路３０４で
選択され、アクセス判別回路３０５で自系アクセスと判
別されると、リクエスト実行回路３０７で実行され、そ
の実行結果はリプライ送出回路３０９に通知されたのち
、 ＣＰＵ−０３０１ａにリクエスト（ｘｌ）に対する
リプライを送出する。また、リクエスト実行回路３０７
において、リフニス） （ｘりが終了見込、もしくは終
了すると、リクエスト処理終了表示回路３０８では処理
終了が表示される。更に、処理順番が自系ＳＩＵリクエ
ストおよび他系ＳＩＵリクエストのいずれであっても、
同様に、後続の他系ＳＩＵリクエストの実行は先行する
。自系ＳＩＵリクエストが、自５ＩＵ３１０のリクエス
ト処理終了表示回路３０８に於て、処理終了表示された
場合に、他ＳＩＵ ３１０’に後続の他系ＳＩＵ ’）
クエストを送出する。
なお、上記実施例においては、メモリアクセス制御装置
として２台の場合を例に挙げたが、これに限定されるこ
となく、ｎ台でも同様の制御が可能であることは言うま
でもない。リクエストバッファは、１段〜ｎ段のレジス
タを代用しても、あるいはリクエスト発行元から直接リ
クエスト選択回路に入力しても良い。リクエスト処理終
了表示回路は。
として２台の場合を例に挙げたが、これに限定されるこ
となく、ｎ台でも同様の制御が可能であることは言うま
でもない。リクエストバッファは、１段〜ｎ段のレジス
タを代用しても、あるいはリクエスト発行元から直接リ
クエスト選択回路に入力しても良い。リクエスト処理終
了表示回路は。
リクエストを実行する側のメモリアクセス制御装置にお
く必要は無く、リクエスト処理路を表示回路に依シ抑止
されているリクエストの実行される側のメモリアクセス
制御装置に置いても良い。自メモリアクセス制御装置で
抑止しているリクエストも、このリクエストの実行され
る側のメモリアクセス制御装置において選択、もしくは
実行抑止を行っても良い。又、他系ＳＩＵから発行され
るリクエストを受取るリクエストバッファは２発行され
るリクエストの発行装置毎に用意しても良い。
く必要は無く、リクエスト処理路を表示回路に依シ抑止
されているリクエストの実行される側のメモリアクセス
制御装置に置いても良い。自メモリアクセス制御装置で
抑止しているリクエストも、このリクエストの実行され
る側のメモリアクセス制御装置において選択、もしくは
実行抑止を行っても良い。又、他系ＳＩＵから発行され
るリクエストを受取るリクエストバッファは２発行され
るリクエストの発行装置毎に用意しても良い。
さらに、上記実施例においては、リクエスト実行結果の
リクエスト発行元へのリプライ順番は。
リクエスト発行元へのリプライ順番は。
リクエスト発行順とする為、後発リクエストに先発リク
エスト追越しを許しても、リプライ順番合せ用のバッフ
ァで保留されるから、他メモリアクセス制御装置へのア
クセスと、自メモリアクセス制御装置へのアクセスが交
錯した場合、互に、相手側のメモリアクセス制御装置で
実行されている先行リクエストの処理が終了するか、又
は終了見込みとなった時点で後続リクエストを実行する
ようにしても、大きな性能低下は無い。又、ソフトウェ
アプログラムの性質上、自系および他系のメモリアクセ
ス制御装置を交互にアクセスする様な場合、すなわち、
記憶装置単位に交互にアクセスする様なことは少ないか
ら、従来方式に比して性能上の低下はない。
エスト追越しを許しても、リプライ順番合せ用のバッフ
ァで保留されるから、他メモリアクセス制御装置へのア
クセスと、自メモリアクセス制御装置へのアクセスが交
錯した場合、互に、相手側のメモリアクセス制御装置で
実行されている先行リクエストの処理が終了するか、又
は終了見込みとなった時点で後続リクエストを実行する
ようにしても、大きな性能低下は無い。又、ソフトウェ
アプログラムの性質上、自系および他系のメモリアクセ
ス制御装置を交互にアクセスする様な場合、すなわち、
記憶装置単位に交互にアクセスする様なことは少ないか
ら、従来方式に比して性能上の低下はない。
以上の説明により明らかなように１本発明によれば、同
一リクエスト発行元から他メモリアクセス制御装置およ
び自メモリアクセス制御装置の各々でシェアされる記憶
装置へ交互にメモリアクセスリクエストが発行された場
合、互に相手側メモリアクセス制御装置で実行されるメ
モリアクセスリクエストが処理終了、又は、処理終了見
込みとなったときに、白側メモリアクセスリクエスト□
を実行することに依シ、従来に比べ大幅に少ないハード
ウェア量でリクエストに対するリプライの順序性を保証
出来る点、得られる経済的な効果は大きい０
一リクエスト発行元から他メモリアクセス制御装置およ
び自メモリアクセス制御装置の各々でシェアされる記憶
装置へ交互にメモリアクセスリクエストが発行された場
合、互に相手側メモリアクセス制御装置で実行されるメ
モリアクセスリクエストが処理終了、又は、処理終了見
込みとなったときに、白側メモリアクセスリクエスト□
を実行することに依シ、従来に比べ大幅に少ないハード
ウェア量でリクエストに対するリプライの順序性を保証
出来る点、得られる経済的な効果は大きい０
第１図は本発明による実施例の構成を示すブロック図、
第２図は、第１図の実施例における動作を説明するため
のタイムチャート、第３図は、従来例および本発明の適
用対象になるマルチプロセッサシステムの全体的な構成
例を示すブロック図。 第４図は従来のマルチプロセッサ制御方式の構成例を示
すプロ、り図である。 図において＊３０１ａ、３０１ｂは中央処理装置（ＣＰ
Ｕ） ＃ ３０２ ａ −３０２ｂは入出力制御装置（
ＩＯＰ） 、 ３０３ ＆ 、 ３０３ ｂ ＃ ３０
３ （！ 、 ３０３ｄ。 ３０３ ｅ 、 ３０３’はリクエストバッファ、３０
４゜３０４１はリクエスト選択回路、３ｏ５，３０５’
はアクセス判別回路、 ３０６ 、３０６’は他リクエ
スト送出回路、 ３０７ 、３０７’はリクエスト実行
回路、 ３０８ 、３０８’はリクエスト処理終了表示
回路、 ３０９ 、３０９’はリプライ送出回路、３１
０゜３１０′はメモリアクセス制御装置、 ３１１ 、
３１１’は記憶装置である。 児３図 １Ｕり
第２図は、第１図の実施例における動作を説明するため
のタイムチャート、第３図は、従来例および本発明の適
用対象になるマルチプロセッサシステムの全体的な構成
例を示すブロック図。 第４図は従来のマルチプロセッサ制御方式の構成例を示
すプロ、り図である。 図において＊３０１ａ、３０１ｂは中央処理装置（ＣＰ
Ｕ） ＃ ３０２ ａ −３０２ｂは入出力制御装置（
ＩＯＰ） 、 ３０３ ＆ 、 ３０３ ｂ ＃ ３０
３ （！ 、 ３０３ｄ。 ３０３ ｅ 、 ３０３’はリクエストバッファ、３０
４゜３０４１はリクエスト選択回路、３ｏ５，３０５’
はアクセス判別回路、 ３０６ 、３０６’は他リクエ
スト送出回路、 ３０７ 、３０７’はリクエスト実行
回路、 ３０８ 、３０８’はリクエスト処理終了表示
回路、 ３０９ 、３０９’はリプライ送出回路、３１
０゜３１０′はメモリアクセス制御装置、 ３１１ 、
３１１’は記憶装置である。 児３図 １Ｕり
Claims (1)
- 【特許請求の範囲】 １、記憶装置を共有するマルチプロセッサシステムにお
いて、前記記憶装置に接続された複数のメモリアクセス
制御装置の各々に、該メモリアクセス制御装置に接続さ
れた複数の中央処理装置、入出力制御装置及び他のメモ
リアクセス制御装置から発行されたリクエストを、該リ
クエストの発行順に従って該リクエスト発行装置毎に、
一旦格納する複数のリクエストバッファ手段と、これ等
複数のリクエストバッファ手段の各々から該リクエスト
バッファ手段への入力順番に従って出力されるリクエス
トのうちから１つを選択するリクエスト選択手段と、該
リクエスト選択手段で選択されたリクエストを実行する
リクエスト実行手段と、前記リクエスト選択手段で選択
されたリクエストが他メモリアクセス制御装置でシェア
される前記記憶装置へのアクセスか、又は自メモリアク
セス制御装置でシェアされる前記記憶装置へのアクセス
かを判別するアクセス判別手段と、該選択されたリクエ
ストが該アクセス判別手段で前記他メモリアクセス制御
装置でシェアされる前記記憶装置へのアクセスと判別さ
れた場合は、該リクエストを該他メモリアクセス制御装
置に送出する他リクエスト送出手段と、前記自メモリア
クセス制御装置の前記他リクエスト送出手段から前記他
メモリアクセス制御装置に送出されたリクエストが、該
他メモリアクセス制御装置の前記リクエスト実行手段で
該リクエストが処理終了、もしくは終了見込となったこ
とを表示する他リクエスト処理終了表示手段とを備え、
前記自メモリアクセス制御装置の前記リクエスト選択手
段で選択されたリクエストが前記アクセス判別手段によ
り前記自メモリアクセス制御装置でシェアされる前記記
憶装置へのアクセスと判別された場合には、該リクエス
トの実行を前記他リクエスト処理終了表示手段で処理終
了表示されるまで抑止することを特徴とするマルチプロ
セッサ制御方式。 ２、特許請求の範囲第１項に記載のマルチプロセッサ制
御装置において、前記自メモリアクセス制御装置の前記
アクセス判別手段により該自メモリアクセス制御装置で
シェアされる記憶装置へのアクセスと判別されたリクエ
ストが、前記リクエスト実行手段で処理終了もしくは終
了見込となったことを表示する自リクエスト処理終了表
示手段を備え、前記自メモリアクセス制御装置の前記リ
クエスト選択手段で選択されたリクエストが、前記アク
セス判別手段により前記他メモリアクセス制御装置でシ
ェアされる前記記憶装置へのアクセスと判別された場合
には、前記他リクエスト送出手段から該他メモリアクセ
ス制御装置への該リクエストの発行を、前記自リクエス
ト処理終了表示手段で処理終了表示されるまで抑止する
ことを特徴とするマルチプロセッサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16563284A JPS6145355A (ja) | 1984-08-09 | 1984-08-09 | マルチプロセツサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16563284A JPS6145355A (ja) | 1984-08-09 | 1984-08-09 | マルチプロセツサ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6145355A true JPS6145355A (ja) | 1986-03-05 |
Family
ID=15816049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16563284A Pending JPS6145355A (ja) | 1984-08-09 | 1984-08-09 | マルチプロセツサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6145355A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62282357A (ja) * | 1986-05-31 | 1987-12-08 | Nec Corp | メモリ制御装置間のリクエスト同期方式 |
| US5377341A (en) * | 1990-06-05 | 1994-12-27 | Hitachi, Ltd. | Buffer storage control system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56166557A (en) * | 1980-05-23 | 1981-12-21 | Fujitsu Ltd | Access processing system |
-
1984
- 1984-08-09 JP JP16563284A patent/JPS6145355A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56166557A (en) * | 1980-05-23 | 1981-12-21 | Fujitsu Ltd | Access processing system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62282357A (ja) * | 1986-05-31 | 1987-12-08 | Nec Corp | メモリ制御装置間のリクエスト同期方式 |
| US5377341A (en) * | 1990-06-05 | 1994-12-27 | Hitachi, Ltd. | Buffer storage control system |
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