JPS6145497A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ＥＰＲＯＭ　（エレクトリカリ・プログラマブル・リー
ド・オンリー・メモリ）に利用して有効な技術に関する
ものである。

〔背景技術〕

ＦＡＭＯＳ　（フローティングゲート・アバランシェイ
ンジェクションＭＯ５））ランジスタを記憶素子とした
ＥＰＲ’ＯＭ装置が公知である（例えば、特開昭５４−
１５２９３３号公頼参照）。

また、ＥＰＲＯＭ装ｇ（Ｄ周辺回路をＣＭＯＳ（相補型
ＭＯＳ）回路により構成することが公知である（例えば
、ｌ５ＳＣＣＤＩＧＥＳＴ　　０ＦＴＥＣＨＮＩＣＡＬ
、ＰＡＰＥＲ３，頁１８２〜１８３　１９８２年２月１
１日参照）。

このように周辺回路がＣＭＯＳ回路によって構成される
ＥＰＲＯＭ装五に・おけるワード線（又はデータ線等）
の選択回路として、第３図に示すような回路が考えられ
る。アドレスデコーダＸＤＣＲは、図示しないアトＩノ
スバッファからのアドレス信号を受けてワード線選択信
号を形成する。この出力信号は、そのゲートに定常的に
電源電圧■ｃｃが定常的に供給されたカッ）ＭＯＳＦＥ
ＴＱ２４を介してワード線駆動回路の入力端子に供給さ
れる。このワードｉ泉駆動回に各は、ＰチャンネルＭＯ
８ＦＥ′ｒＱ２１とＮチャ７ネ）ｖＭＯ５ＦＥＴＱ２３
とにより（構成されたＣ　Ｍ　ＯＳ−ｒンバーク回路に
より構成される。このＣ，Ｍ　ＯＳインバークロ路の入
力端子と電源電圧端子Ｖｐρとの間には、その出力信号
を受けて動作するＰチャンネルＭ　ＯＳ　ＦＥＴＱ２０
が設けられる。なお、上記電源端子Ｖｐｐには、例えば
上記文献に示されたような電圧切り換え回路によって、
書き込み動作の時に書き込み用高電圧が供給され、読み
出し動作の時には比較的低い内部電源電圧Ｖｃｃが供給
される。

この回路にあっては、書き込み動作の時には、上記電源
電圧端子Ｖｐｌ）には約１２Ｖのような高電圧が供給さ
れる。この状態で、アドレスデコーダＸＤＣＲＩＪ＜’
Ｒ源電圧Ｖｃｃのようなハイレベル（５■）の非選択信
号を形成すると、カッ）ＭＯＳＦＥＴＱ２４を介してＣ
ＭＯＳインパーク回路の入力端子に伝えられるので、Ｎ
チャンネルＭＯＳＦＥＴＱ２３はオン状態にされる。こ
の時、アドレスデコーダＸＤＣＲの出力信号が電源電圧
Ｖｃｃのようなハイレベルにされると、カットＭＯ５Ｆ
ＥＴＱ２４はオフ状態にされる。したがって、上記Ｎチ
ャンネルＭＯＳＦＥＴＱ２４のオン状態により形成され
たワード線ＷのロウレベルによりＰチャンネルＭＯＳＦ
ＥＴＱ２０はオン状態になり、ＣＭＯＳインバータ回路
の入力信号を高電圧Ｖｐｌ）のようなハイレベルにする
。これにより、ＣＭＯＳインパーク回路を構成するＰチ
ャンネルＭＯ５ＦＥＴＱ２１はオフ状態にされる。次に
、アドレスデコーダＸＤＣＲが回路の接地電位のような
ロウレベル（Ｏｖ）の選択信号を形成すると、カットＭ
ＯＳＦＥＴＱ２４が再びオン状態にされ、ＣＭＯＳイン
バータ回路の入力端子をロウレベルする。これによりＣ
ＭＯＳインバータ回路の出力は高電圧Ｖｐｐのようなハ
イレベルになり、ワード線を書き込み動作に必要な高１
７ベルにするものである。

上記カットＭＯｓＦＥＴＱ２４は、非選択動作のときに
低電圧系のアドレスデコーダ回路の出力と高電圧系の駆
動回路の入力とを分離させることによって、信号のレベ
ル変換動作を行うにあたりａ−要にされるものであるが
、反面読み出し動作の時に次のような問題を生じさてし
まう。すなわち、読み出し動作の時には上記端子Ｖｌ）
ｐには内部電源電圧Ｖｃｃが供給される。したがって、
アドレスデコーダＸＤＣＲの出力がロウレベルからハイ
レベルに切り換わる時、言い換えるならば、ワード線Ｗ
が選択状態から非選択状態にされる時、アドレスデコー
ダＸＤＣＲによって形成されたハイレベル（Ｖｃｃ）は
、ＭＯＳＦＥＴＱ２４の基板効果による実質的なしきい
値電圧の増大により、ハイレベルの立ち上がりが遅くな
ってしまう。これにより、ＣＭＯＳインバータ回路の切
り換えが遅（なり、ワード線の立ち下がりが遅くなって
しまうとともに比較的大きな゛ゴ通電流を発生させてし
まうという問題が生じる。

〔発明の目的〕

この発明の目的は、動作の高速化を図った半導体記憶装
置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの揶要
を簡単に説明すれば、下記の通りである。

すなわち、読み出し動作の時にデコーダ回路によって形
成された選択信号を駆動回路に伝えるカットＭＯ５ＦＥ
Ｔの動作電圧を内部電源電圧より高く昇圧させるよ・う
にするものである。

〔実施例〕

第１図には、この発明に係る半導体記憶装置に使用され
るワード線選択回路と、内部昇圧回路の一実施例の回路
図が示されている。この実施例回路は、特に制限されな
いが、後述するようなＥＰＰ、　ＯＭに内蔵され、例え
ば公知のＣＭＯ５４ｉ導体集積回路の製造技術によって
単結晶シリコンのような半導体基板上に上記Ｅ　Ｐ　Ｒ
ＯＭとともに形成される。以下の説明において、特に説
明しない場合、ＭＯＳＦＥＴ　（絶縁ゲート型電界効果
トランジスタ）はＮチャンネルＭＯＳＦＥＴである。な
お、同図において、ソース・ドレイン真に直線が付加さ
れたＭＯＳＦＥＴはＰチャンネル型である（第３図も同
じ表現方法によりＰチャンネルＭＯＳＦＥＴを示してい
る）、 特に制限されないが、５．積回路は、単結晶Ｐ型シリコ
ンからなる半導体基÷反に形成される。ＮチャンネルＭ
ＯＳ　Ｆ　ＥＴは、かかる半導体基板表面に形成された
ソース領域、ドレイン領域及びソース領域とドレイン領
域との間の半導体基板表面に薄い厚さのゲート絶縁膜を
介して形成されたポリシリコンからなるようなゲート電
極から構成される。ＰチャンネルＭＯ５ＦＥＴは、上記
半導体基板表面に形成されたＮ型ウェル領域に形成され
る。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳＦＥＴの基板ゲートを構成する。

内部昇圧回路Ｖｌ）Ｉ）−Ｇは、図示しない発振回路に
よって形成されたパルス信号○ＳＣは、第１のＣＭＯＳ
インバータ回路ＩＶＩの入力に供給される。このインバ
ータ回路Ｉ■１の出力は、第２のＣＭＯＳインバータ回
路の入力に供給される。これにより、第１．第２のＣＭ
ＯＳインパーク回路ＩＶＩとＩＶ２の出力端子からは互
いに相補的なパルスが形成される。上記第２のインバー
タ回路ＩＶ２の出力は、ダイオード形態のＭＯＳＦＥＴ
Ｑｌｌを介してキャパシタＣ１の一方の電極に供給され
る。上記第１のインバータ回路ＩＶＩの出力は、一方に
おいて上記キャパシタＣ１の他方の電極に供給される。

上記キャパシタＣ１によって形成された昇圧電圧はダイ
オード形態のＭＯＳＦＥＴＱ１２を介してキャパシタＣ
２の一方のｉｔｉに供給される。上記第２のインバータ
回路ＩＶ２の出力は、他方において上記キャパシタＣ２
の他方の電極に供給される。このキャパシタＣ２により
形成された昇圧電圧はダイオード形態のＭＯＳＦＥＴＱ
１３を介してキャパシタＣ３の一方の電極である昇圧電
圧端子ｖｐｐに供給される。このキャパシタＣ３の他方
の電極は回路の接地電位点に結合されている。

この実施例の昇圧回路の動作の概略ば久の埋っである。

インバータ回路ＩＶ２の出力がハイレベル（Ｖｃｃ）の
時、インバータ回路ＩＶＩの出力はロウレベル（Ｏｖ）
になり、キャパシタＣ１に上記ハイレベルのチャージア
ンプ動作が行われる。

次に、上記インパーク回路ＩＶ２．ＩＶＩの出力が反転
した時に、プートストラップ作用にまってキャパシタＣ
１の一方の電極が昇圧され、キャパシタＣ２に伝えられ
る。このキャパシタＣ２の電圧は、上記・「ンバータ回
路ＩＶ２がハイレベルの時にブートストラップ作用によ
ってさらに昇圧されキャパシタＣ３に伝えられろうこの
ような動作の繰り返しによって、キャパシタＣ３には電
源電圧Ｖｃｃの約３倍の昇圧された電圧ｖｐｐにされる
。

なお、厳密には上記ダイオード形態のＭＯＳＦＥＴＱＩ
Ｉ−Ｑ１３におけるしきい値電圧骨がレベルＩｎ失とし
て現れるものである。

このようにして形成された昇圧電圧Ｖｐｌ）は、書き込
み用高電圧とし７で、次の選択回路の動作電圧として供
給される。なお、選択回路は、書き込み動作の時（こ上
記高電圧Ｖｐｐが供給され、読み出し動作の時には内部
電源電圧Ｖｃｃが供給される。このような電圧切り換え
回路としては、例えば上記文献に示さり、たような回路
を利用できる。この実施例では、上記電圧切り撓え回路
を省略して示している。

単位の選択回路は、特に制限されないが、アドレス信号
を受けるノア（ＮＯＲ）ゲート回路Ｇと、このゲート回
路Ｇの選択信号に従ってワード線の駆動信号を形成する
駆動回路によって構成される。

この実施例では、上記ゲート回路Ｇによって形成された
ワード線の選択／非選択信号は、伝送ゲー）ＭＯＳＦＥ
ＴＱＩ　６を介してＰチャンネルＭＯＳＦＥＴＱ１７と
ＮチャンネルＭＯ５ＦＥＴＱＩ８とで構成されたＣＭＯ
Ｓインバータ回路の入力に供給される。このＣＭＯＳイ
ンバータ回路の出力端子は、メモリアレイＭ−ＡＲＹの
１つのワード線Ｗに結合される。

この実施例では、特に制限されないが、書き込み動作時
における昇圧電圧ＶｐＩ）のレベル低下を防止するため
、上記ＣＭＯＳインバータ回路の電源電圧側のＰチャン
ネルＭＯＳＦＥＴＱＩ　７には、Ｐチャンネル型の容量
カットＭＯＳＦＥＴＱＩ　５を介して上記電源電圧端子
Ｖｐｐに接続される。上記ＣＭＯＳインバータ回路の入
力端子は、ＰチャンネルＭＯＳＦＥＴＱＩ　４を介して
上記電源電圧端子ｖｐｐに接続される。このＰチャンネ
ルＭＯＳＦＥＴＱ１４のゲートは、上記ＭＯＳＦＥＴＱ
Ｉ５とＱｌ７との接続点に結合される。ＰチャンネルＭ
ＯＳＦＥＴＱ１５のゲートは、ＣＭＯＳインバータ回路
の入力端子と結合される。なお、メモリアレイＭ−ＡＲ
Ｙについては後に詳述する。

この実施例では、読み出し動作時の動作の高速化を図る
ため、上記伝送ゲー）ＭＯＳ　Ｆ　ＥＴＱ　１６のゲー
トには、読み出し動作の時には電源電圧ＶｃｃよりＭＯ
ＳＦＥＴＱＩ　６の実質的なしきい値電圧６７分だけ高
くされた電圧Ｖｃｃ＋Δ■が選択的に供給される。この
ような昇圧電圧Ｖｃｃ＋ΔＶは、上記昇圧回路Ｖｐｐ−
Ｇと類似の回路を利用することができる。例えば、上記
昇圧回路ｖｐｐ−ｃにおけるキャパシタＣ２の他方の電
極を回路の接地電位にして、ダイオード形態のＭＯＳＦ
ＥＴＱｌｌと結合される一方の電極に現れる昇圧電圧を
利用することができるものである。

この実施例回路の選択回路の動作を次に説明する。読み
出し動作においては、上記電圧端子ｖｐｐには、内部電
源電圧Ｖｃｃのような低い電圧が供給される。また、伝
送ゲートＭＯ５ＦＥＴＱＩ　６のゲートには、上述のよ
うに昇圧された電圧Ｖｃｃ＋Δ■が供給される。

この状態において、アドレスデコーダＸＤＣＲを構成す
るゲート回路Ｇが回路の接地電位のようなロウレベル（
Ｏｖ）の選択信号を形成すると、Ｐ　チー１−　ンネル
ＭＯＳＦＥＴＱ１５．Ｑｌ　７はオン状態になり、Ｎチ
中ンネルＭＯＳＦＥＴＱＩ　８はオフ状態にされる。こ
れによりワード線Ｗは、上記ＭＯＳＦＥＴＱ１５．Ｑ１
７を介してチャージアンプされ、ハイレベルの選択状態
にされる。この時、ＰチャンネルＭｏ　Ｓ　Ｆ　ＥＴＱ
　１４は、上記ＭＯＳＦＥＴＱＩ　５のオン状態により
ゲートに上記電圧Ｖｃｃのようなハイレベルが供給され
るのでオフ状態にされる。

次に、アドレスデコーダＸＤＣＲを構成するゲート回路
Ｇが回路の電源電圧Ｖｃｃのようなハイレベル（５■）
の非選択信号を形成すると、上記伝送ゲートＭＯＳＦＥ
ＴＱＩ　６のゲート電圧は、上記のように昇圧された電
圧Ｖｃｃ＋ΔＶになっているため、上記ハイレベルの非
選択信号はレベル損失なく高速に立ち上がる。これによ
り、ＮチャンネルＭＯＳＦＥＴＱＩ　８は、比鮫的大き
なゲート電圧によってオン状態にされるので、上記選択
されたワード線Ｗのハイレベルを高速に引き抜（ことが
できるととも、ＰチャンネルＭＯＳＦＥＴＱ１５、Ｑｌ
７のゲートには、上記電源電圧ＶＣＣのようなハイレベ
ルが供給されることによって、高速にオフ状態に切り換
えられる。これによって、選択状態のワード線Ｗを高速
に非選択状態に切り換えることができる。

なお、書き込み動作においては、上記昇圧回路Ｖｐｐ−
Ｇによって形成された高電圧ＶｐＩｌ＋により、選択回
路は動作状態にされる。アドレスデコーダＸＤＣＩ’？
を構成するゲート回路Ｇが電源電圧Ｖｃｃのようなハイ
レベル（５Ｖ）の非選択信号を形成すると、上記の読み
出し動作とは異なり、電源電圧Ｖｃｃのような電圧の供
給によってオン状態にされている伝送ゲートＭＯＳＦＥ
ＴＱＩ　６を通して上記ハイレベルが伝えられるので、
ＣＭＯＳインバータ回路のＮチャンネルＭＯＳＦＥＴＱ
Ｉ　８はオン状態にされる。この時、上記ゲート回路Ｇ
の出力信号が電源電圧Ｖｃｃのようなハイレベルに到達
すると、ＭＯ５ＦＥＴＱＩ　６はそのソース、ゲート間
が同電位にされるためオフ状態にされる。

一方、上記のようなハイレベルによっては未だオン状？
、（Ｖｐｐより低いレベルであるため）のままとされた
ＰチャンネルＭＯＳＦＥＴＱＩ　７によって、Ｐチャン
ネルＭＯＳＦＥＴＱＩ　４のゲート電圧は上記ＭＯＳＦ
ＥＴＱ１　Ｂのオン状態によりロウレベルにされる。こ
れにより、ＰチャンネルＭＯ５ＦＥＴＱ１４はオン状態
となり、高電圧ｖｐｐヲＣＭ　ＯＳインバータ回路の入
力に伝えるので、上記ＰチャンネルＭＯＳＦＥＴＱ１５
．Ｑ１７はオフ状態にされる。したがって、ワード線Ｗ
はロウレベルの非選択状態にされる。

次に、アドレスデコーダＸＤＣＲを構成するゲート回路
Ｇが回路の接地電位のようなロウレベル（０■）の選択
信号を形成すると、上記伝送ゲートＭＯＳＦＥＴＱＩ　
６は再びオン状態にされ、ＣＭＯＳインバータ回路の入
力をロウレベルに引き抜く。これによりＰチャンネルＭ
ＯＳＦＥＴＱＩ５、Ｑ１７はオン状態に、Ｎチャンネル
ＭＯＳＦＥＴＱ１８はオフ状態にされる。したがって、
ワード線Ｗを高電圧レベルにチャージアップする。

このとき、ＭＯ５ＦＥＴＱＩ　５とＱ１７との接続点の
電位は、微少な寄生容量しか有さないから、高速に高電
圧ｖｐｐのような電圧にされる。これにより、Ｐチャン
ネルＭＯＳＦＥＴＱＩ　４は直ちにオフ状態にされる。

これによって、ＭＯＳＦＥＴＱ１４とアドレスデコーダ
ＸＤＣＲを構成するゲート回路Ｇとの間での貫通電流の
発生を実質的に防止することができ、電流供給能力の小
さな昇圧回路Ｖｐ９−Ｇによって形成された昇圧電圧Ｖ
Ｊ）Ｐのレベル低下をａ減させることができる。

第２図には、この発明が適用されるＥＰＲＯＭのメモリ
アレイ部の一実施例の回路図が示されている。この実施
例ＥＦＲＯＭ装置は、図示しない外部端子から供給され
るＸ、Ｙアドレス信号を受けるアドレスバッファを通し
て形成された相補アドレス信号がアドレスデコーダＤＣ
Ｈに供給される。同図では、アドレスバッファとアドレ
スデコーダとが同じ回路ブロックＸＡＤＢ−ＤＣＲ，Ｙ
ＡＤＢ　−ＤＣＲとしてそれぞれ示されている。上記ア
ドレスバッファＸＡＤＢ、ＹＡＤＢは、外部　　　（端
子から供給されたアドレス信号と同相の内部ア　　　（
ドレス信し・と逆相のアドレス信号とからなる相補　　
　（アドレス信号を形成する。アドレスデコーダＤＣ（
Ｒ（Ｘ）は、その相補アドレス信号に従ったメモ　　　
１リアレイＭ−ＡＲＹのワード線Ｗの選択信号を形　　
　Ｉ成する。アドレスデコーダＤＣＲ（Ｙ）は、その相
補アドレス信号に従ったメモリアレイＭ−ＡＲ（Ｙのデ
ータ線りの選択信号を形成する。

上記メモリアレイＭ　−Ａ　ＲＹは、その代表とし　　
　−て示されている複数のＦＡＭＯＳＩ−ランジスタ（
。

不揮発性メモリ素子・・Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１
〜Ｑ６　　　　Ｅ）と、ワード線Ｗｌ、Ｗ２及びデータ
線Ｄ１〜Ｄ　　　−ｎとにより構成されている。上記メ
モリアレイＭ　　　（−ＡＲＹにおいて、同じ行に配置
されたＦＡＭＯＳトランジスタＱ１〜Ｑ３　　（Ｑ４〜
Ｑ６）のコントロールゲートは、それぞれ対応するワー
ド線Ｗ１　　（Ｗ２）に接続され、同じ列に配置された
ＦＡＭＯＳトランジスタＱｌ、Ｑ４〜Ｑ３．Ｑ６のドレ
イ′ンは、それぞれ対応するデータ線Ｄ１〜Ｄｎシこ！
Ｒ続されている。上記ＦＡＭＯＳトランジスタＤ共通ソ
ース線Ｃ３は、特に制限されないが、内７８　ｐｉ：込
み信号ｗｅを受けるディプレッション型Ｍ）ＳＦＥＴＱ
ＩＱを介して接地されている。上記蚤デーク線１〕１〜
Ｄｎは、上記アドレスデコーダ）ＣＲ（Ｙ）によって形
成された選択信号を受け５カラム（列）選択スイッチＭ
ＯＳＦＥＴＱ７〜１９を介して、共通データ線ＣＤに接
続される。

上記共通データ線ＣＤは、一方において外部端ｒ−Ｉ１
０から入力される書込み信号を受ける書込４用のデータ
人カバソファＤＩＢの出力端子に検光される。上記共通
データ線ＣＤは、他方においごセンスアンプＳ　Ａを含
むデータ出力バッファＤ）Ｂの入力端子に接続される。

このデータ出力バソファＤＯＢの出力端子は、上記外部
端子１１０に接続される。

制御回路Ｃ０ＮＴは、外部端子から供給されたプログラ
ム信号ＰＧＭ、アウトプットイネーブル部回路の動作に
必要な制御信号を形成する。なお、プログラム信号ＰＧ
Ｍがロウレベルにされると、書き込み動作モードにされ
、内部昇圧回路Ｖｌ）Ｐ−Ｇによって形成された上記高
電圧ｖｐｐは、制御回路Ｃ０ＮＴに含まれる電圧切り換
え回路を介して上記アドレスデコーダＸＤＣＲ，ＹＤＣ
Ｒ及びデータ入力バッファＤＩＢに供給される。また、
上記５５１図の伝送ゲートＭＯ５ＦＥＴＱＩ　６のゲー
トには電源電圧Ｖｃｃのようなレベルの電圧が供給され
る。一方、プログラム信号ＰＧＭがハイレベルにされる
と、読み出しモードにされ、上記電圧切り換え回路によ
って上記アドレスデコーダＸＤＣＲ，ＹＤＣＲ及びデー
タ人カバ・・ＩファＤＩＢには内部電源電圧ｖｃｃが供
給され、上記伝送ゲートＭＯＳＦＥＴＱＩ　６のゲート
には上記昇圧された電圧Ｖｃｃ＋ΔＶが供給される。

〔効　果〕

書き込み動作の時に駆動回路を構成するＣＭＯＳインバ
ータ回路のＰチャンネルＭＯＳ　Ｆ　ＥＴをオフ状態に
するためのカットＭＯＳＦＥＴのゲートを読み出し動作
の時には昇圧された電圧によって動作させることにより
、読み出し動作時のＣＭＯＳインバータ回路の駆動電圧
をレベル損失なく伝えることができる。これにより、そ
の入力レベルの立ち上がり（非選択信号）が速くできる
ため、動作の高速化を達成することができるという効果
が得られる。

以上本発明を実施例に基づき具体的に説明したが、この
発明は上記実施例に限定されるものではなく、その要旨
を通説しない範囲で填々変更可能であることはいうまで
もない。［ｆｆ１Ｊえば、第１ズの実施例において、書
き込み動作の高速化を達成するためのＰチャンネルＭＯ
５ＦＥＴＱ１５は省略するものであってもよい。この場
合、ＰチャンネルＭＯＳＦＥＴＱＩ　４のゲートは、ワ
ード線Ｗ側に結合されものである。また、書き込み電圧
ＶＰＩ）は、外部端子から供給するものであってもよい
。

さらに、伝送ゲートＭＯ５ＦＥＴＱＩ　６ば、そのゲー
トにデコード出力を供給することにより、制御するもの
であってもよい。この場合には、そのデコード出力を形
成するアドレスデコーダのブートストラップ回路を設け
て上記のような昇圧電圧を形成すれば良い。

また、メモリアレイＭ−ＡＲＹや他の周辺回路は、桓々
の実施形態を採ることができるものである。

〔利用分野〕

以上の説明では主として本発明をその背景となった技術
分野であるＥＰＲＯＭに通用した場合について説明した
が、これに限定されるものではなく、比較的高い電圧に
より書込みを行う、例えば、ＭＮＯＳ　（メタル・ナイ
トライド・オキサイド・セミコンダクタ）を記憶素子と
するＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・プ
ログラマブル・リード・オンリー・）′モリ）のような
半導体記憶装置に広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、この発明が適用されるＥＰＲＯＭの一実施例を示す回
路図、 第３図は、この発明に先立って考えられる選択回路の一
例を示す回路図である。 ＸＡＤＢ−ＤＣＲ，ＹＡＤＢ−ＤＣＲ・・アドレスバッ
ファ・アドレスデコーダ、Ｍ−ＡＲＹ・・メモリアレイ
、ＳＡ・・センスアンプ、ＤＩＢ・・データ入力バッフ
ァ、ＤＯＢ・・データ出力バッファ、ＭＡ・・メインア
ンプ、Ｃ０ＮＴ・・制御回路、Ｖｐｐ−ｃ・・内部昇圧
回路、Ｇ・・ノアゲート回路、ＩＶＩ、ｒＶ２−・ＣＭ
ＯＳインバータ回路

Claims (1)

1. 【特許請求の範囲】 １、書き込み用高電圧と内部電源電圧とが選択的に供給
   されることによって動作状態にされるＣＭＯＳインバー
   タ回路と、その読み出し動作の時に上記内部電源電圧が
   昇圧された電圧を受けて動作し、選択信号を上記ＣＭＯ
   Ｓインバータ回路の入力に伝える伝送ゲートＭＯＳＦＥ
   Ｔと、上記ＣＭＯＳインバータ回路の入力端子とその電
   源端子との間に設けられ、上記ＣＭＯＳインバータ回路
   の出力信号に基づいて形成された電圧信号によって制御
   され、上記ＣＭＯＳ回路の電源電圧側のＭＯＳＦＥＴと
   同一導電型のＭＯＳＦＥＴＱ１４とを含むことを特徴と
   する半導体記憶装置。 ２、上記ＣＭＯＳインバータ回路の電源電圧側ＭＯＳＦ
   ＥＴと上記電源電圧端子との間には、上記電源電圧側Ｍ
   ＯＳＦＥＴと同一導電型とされ、ＣＭＯＳインバータ回
   路の入力信号がゲートに供給されたＭＯＳＦＥＴＱ１５
   が設けられ、このＭＯＳＦＥＴＱ１５のドレイン側から
   上記ＭＯＳＦＥＴＱ１４のゲートに供給する制御信号を
   形成するものとしたことを特徴とする特許請求の範囲第
   １項記載の半導体記憶装置。 ３、上記ＣＭＯＳインバータ回路は、少なくとも電気的
   な書き込みが行われるメモリセルで構成されたメモリア
   レイのワード線及びデータ線の駆動信号を形成するもの
   であることを特徴とする特許請求の範囲第１又は第２項
   記載の半導体記憶装置。