JPS6148196A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ＥＰＲＯＭ　（エレクトリカリ・プログラマブル・リー
ド・オンリー・メモリ）に利用して有効な技術に関する
ものである。

〔背景技術〕

ＦＡＭＯ３（フローティングゲート・アバランシェイン
ジェクションＭＯ５））ランジスタを記憶素子としたＥ
ＰＲＯＭ装置が公知である（例えば、特開昭５４−１５
２９３３号公報参照）。

また、ＥＰＲＯＭ装置の周辺回路を０ＭＯ５（相補型Ｍ
Ｏ３）回路によりｔｑ成することが公知である（例えば
、ｌ５ＳＣＣＤＩＧＥＳＴ　　０ＦＴＥＣＨＮＩＣＡＬ
　　ＰΔＰ　Ｅ　ＲＳ　、貝１８２〜１８３　１９８２
年２月１１日参照）、。

このように周辺回路が０Ｍ０３回路によって構成される
Ｅ　Ｐ　ＲＯ？＋４装置におけるワード線（又はデータ
線等）の選択回路として、第３図に示すような回路が考
えられる。アドレスデコーダＸＶＣＲは、図示しないア
ドレスデコーダからのアドレス信号を受けてワード線選
択信号を形成する。この出力信号は、そのゲートに定常
的に電源電圧Ｖｃｃが定常的に供給されたカットＭＯＳ
ＦＥＴＱ２４を介してワード線駆動回路の入力端子に供
給される。このワード線駆動回路は、ＰチャンネルＭＯ
ＳＦＥＴＱ２１とＮチャンネルＭＯＳＦＥＴＱ２３とに
より構成されたＣＭＯＳインバータ回路により構成され
る。このＣＭＯＳインパーク回路の入力端子と電源電圧
端子ｖｐｐとの間には、その出力信号を受けて動作する
ＰチャンネルＭＯＳＦＥＴＱ２０が設けられる。なお、
上記電源翰子■ｐｐには、例えば上記文献に示されたよ
うな電圧切り換え回路によって、書き込み動作の時に書
き込み用高電圧が供給され、読み出し動作の時には比較
的低い内部電源電圧Ｖｃｃが供給される。

この回路にあっては、書き込み動作の時には、上記電源
電圧端子ＶＰＩ）には約１２Ｖのような高電圧が供給さ
れる。この状態で、アドレスデコーダＸＤＣＲが？ｌ！
電圧Ｖｃｃのようなハイレベル（５■）の非選択号を形
成すると、カットＭＯ８ＦＥＴＱ２４を介してＣＭＯＳ
インバータ回路の入力端子に伝えられるので、Ｎチャン
ネルＭＯＳＦＥＴＱ２３はオン状態にされる。この時、
アドレスデコーダＸＤＣＲの出力信号が電＃電圧Ｖｃｃ
のようなハイレベルにされると、カントＭＯＳＦＥＴＱ
２４はオフ状態にされる。したがって、上記Ｎチャンネ
ルＭＯＳＦＥＴＱ２４のオン状態により形成されたワー
ド線ＷのロウレベルによりＰチ４・ンネルＭＯ５ＦＥＴ
ＭＯＳＦＥＴＱ２０はオン状態になり、ＣＭＯＳインバ
ータ回路の入力信号を高電圧ＶＰｐのようなハイレベル
にする。これにより、ＣＭＯＳインバータ回路を構成す
るＰチャンネルＭＯＳＦＥＴＱ２１はオフ状態にされる
。次に、アト１ノスデコーダＸＤＣＲが回路の接地電位
のようなロウレベル（ＯＶ）の選択信号を形成すると、
カットＭＯＳＦＥＴＱ２４が再びオン状態にされ、ＣＭ
ＯＳインバータ回路の入力端子のレベルをロウレベルに
引き薇がマチわれる。この時、ＣＭ　ＯＳインパーク回
路のＰチャンネルλｌ０３ＦＥＴＱ２１は、上記ロウレ
ベルへの引き抜きによってオン状態にされるが、ワード
線Ｖ／には多数のメモリセルが接続されること卑により
比較的大きな容量値の寄生容量を有する。したがって、
上記ワード線のバーｆレベルへの立ち上がりは遅くなる
ため、この間上記ＰチャンネルＭＯＳＦＥＴＱ２０がオ
ン状態のままとなり、アドレスデコーダＸ０ＣＲとの間
で貫通電流を流してしまう。上記高電圧Ｖｌ）Ｉ）を形
成する内部昇圧回路ｖｐｐ−ｃは、その電流供給能力が
小さいため、上記のような貫通電流の発生によって、高
電圧Ｖｌ）Ｐの電圧レベルが低下してしまう。このよう
な電圧レヘルの低下が生じると、メモリアレイＭ−ＡＲ
Ｙにおける選択君等のレベルが低下することになるため
メモリセルの書き込み効率が悪化するものとなる。

〔発明の目的〕

この発明の目的は、動作の高速化を図った半導体記憶装
置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕 本願において開示される発明のうち代表的なもののＩ既
要を簡単に説明すれば、下記の通りである。

すなわち、デコーダ回路によって形成された選択信号に
従った駆動信号を形成するＣＭＯＳインバータ回路を構
成する電源電圧側のＭＯＳＦＥＴと高電圧がｉｆｌ沢的
に供給される電源電圧端子との間に容量カフ１−ＭＯＳ
ＦＥＴを設けて、このＭ　Ｏ’５ＦＥＴと上記ＣＭＯＳ
インバータ回路を構成する上記ＭＯＳ　Ｆ　ＥＴとの接
続点の電圧により、ＣＭＯＳインバータ回路の入力端子
に上記電源電圧端子を供給するＭＯＳＦＥＴを制御する
ようにするものである。

〔実施例〕

ｆｆ１１図には、この発明に係る半導体記憶装置に使用
されるワード線選択回路と、内部昇圧回路の一実施例の
回路図が示されている。この実施例回路は、特に制限さ
れないが、後述するようなＥＰＲＯＭに内蔵され、例え
ば公知のＣＤ、（ＯＳ半導体集積回路のＢＹ造技術によ
って単結晶シリコンのような半導体基板上に上記ＥＦＲ
ＯＭとともに形成される。以下の説明において、特に説
明しない場合、ＭＯＳＦＥＴ　（絶縁ゲート型電界効果
トランジスク）はＮチャン、ネルＭＯ３ＦＥＴである。

なお、同図において、ソース・ドレイン間に直線が付加
されたＭＯ９ＦＥＴはＰチャンネル型である（第３図も
同じ表現方法によりＰチャンネルＭＯ５ＦＥＴを示して
いる）。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体裁板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。Ｐチ中ンネルＭＯ３ＦＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ５ＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ５ＦＥＴの基体ケートを構成する。

内部昇圧回路ｖｐｐ−ｃは、図示しない発振回路によっ
て形成されたパルス信号Ｏ３Ｃは、第１のＣＭＯＳイン
バータ回路ＩＶＩの入力に供給される。このインバータ
回路ＩＶＩの出力は、第２のＣＭＯＳインバータ回路の
入力に供給される。これにより、第１．第２のＣＭＯＳ
インバータ回路ＩＶＩとＩＶ２の出力端子からは互いに
相捕的なパルスが形成される。上記第２のインバータ回
路ｆＶ２の出力は、ダイオード形態のＭＯＳ　Ｆ　ＥＴ
Ｑｌｌを介してキャパシタＣＩの一方の電極に供給され
る。上記第１のインバータ回路ＩＶＩの出力は、一方に
おいて上記キャパシタＣ１の他方の電極に供給される。

上記キャパシタＣ１によって形成された昇圧電圧はダイ
オード形態のＭＯＳＦＥＴＱ１２を介してキャパシタＣ
２の一方の電極に供給される。上記第２！のインバータ
回路ＩＶ２の出力は、他方において上記キャパシタＣ２
の他方の７１４’Ｆａに供給される。このキャパシタＣ
２により形成された昇圧電圧はダイオード形態のＭＯＳ
ＦＥＴＱ１３を介してキャパシタＣ３の一方の電極であ
る昇圧電圧端子Ｖ９ｐに供給される。このキャパシタＣ
３の他方の電極は回路の接地電位点に結合されている。

この実°施例の昇圧回路の動作の概略は次の通りである
。インバータ回路ＩＶ２の出力がハイレベル（Ｖｃｃ）
の時、インバータ回路Ｉｖ１の出力はロウレベル（Ｏｖ
）になり、キャパシタＣ１に上記ハイレベルのチャージ
アップ動作が行われる。

次に、上記インバータ回路ＩＶ２．ＩＶ１の出力が反転
した時に、プートストラップ作用によってキャパシタＣ
１の一方のｙ１橿が昇圧され、キャパシタＣ２に伝えら
れる。このキャパシタＣ２の電圧は、上記インバータ回
路ＩＶ２がハイレベルの時にブートストラップ作用によ
ってさらに昇圧されキャパシタＣ３に伝えられる。この
ような動作の繰り返しによって、キャパシタＣ３には電
源電圧Ｖｃｃの約３倍の昇圧された電圧Ｖｐρにされる
。

なお、厳密には上記ダイオード形態のＭＯＳＦＥＴＱＩ
Ｉ〜Ｑ、１３におけるしきい値電圧分がレベル損失とし
て現れるものである。

このようにして形成された昇圧電圧ＶｐＰは、書き込み
用高電圧として、次の選択回路の動作電圧として供給さ
れる。なお、選択回路は、書き込み書き込み動作の時に
上記高電圧Ｖｐｌ）が供給され、読み出し動作の時には
内部電源電源電圧Ｖｃｃが供給される。このような電圧
切り換え回路としては、例えば上記文献に示されたよう
な回路を利用できる。この実施例では、上記電圧切り換
え回路を省略して示している。

単位の選択回路は、特に制子されないが、アドレス信号
を受けるノ°／’　（ＮＯＲ）ゲート回路Ｇと、このゲ
ート回路Ｇの選択信号に従ってワード線の駆動信号を形
成する駆動回路によって構成される。

この実施例では、−Ｆ記ゲート回路Ｇによって形成され
、たワード線の選択／非ｊ五択信号は、直接Ｐチャンネ
ルＭＯ５ＦＦ、ＴＱ１７とＮチャンネルＭＯＳＦＥＴＱ
１８とで構成されたＣＭＯＳインバータ回路の入力に供
給される。このＣＭＯＳインバータ回路の出力端子は、
メモリアレイＭ−ΔＲＹの１つのワード線Ｗに結合され
る。

上記ＣＭＯＳインバータ回路の電源電圧側のＰチャンネ
ルＭＯＳＦＥＴＱ１７には、Ｐチャンネル型の容量カッ
）ＭＯＳＦＥＴＱ１５を介して上記電源電圧端子ψｐｐ
に接続される。上記ＣＭＯＳインパーク回路の入力端子
は、電源電圧Ｖｃｃがゲートに定常的に供給されたＮチ
ャンネルＭＯＳＦＥＴＱ１６とＰチャンネルＦ、（ＯＳ
　Ｆ　ＥＴＱ　１４を介して上記電源電圧端子Ｖｐｐに
接続される。このＰチャンネルＭＯＳＦＥＴＱＩ　４の
ゲートは、上記ＭＯＳＦＥＴＱ１５とＱ１７との接続点
に結合される。ＰチャンネルＭＯＳＦＥＴＱＩ　５のゲ
ートは、上記ＭＯＳＦＥＴＱ１４とＱ１６の接続点に結
合される。なお、メモリアレイＭ−ＡＲＹについては後
に詳述する。

この実施例回路の選択回路の動作を次に説明する。上記
昇圧回路Ｖｐｐ−Ｇによって形成された高電圧ｖｐｐに
より、選択回路が動作状態にされる書き込み動作におい
て、アドレスデコーダＸＤＣＲを構成するゲート回路Ｇ
が電源電圧ＶＣＣのようなハイレベル（５■）の非選択
号を形成すると、ＣＭＯＳインバータ回路のＮチャンネ
ルＭＯＳＦＥＴＱ１８はオン状態にされる。この時、上
記ゲート回路Ｇの出力信号が電源電圧Ｖｃｃのようなハ
イレベルにされると、カットＭＯＳＦＥＴＱＩ　６はオ
フ状態にされる。一方、上記のようなハイレベルによっ
ては未だオン状態のままとされたＰチャンネルＭＯＳＦ
ＥＴＱＩ　７によって、ＰチャンネルＭＯＳＦＥＴＱＩ
　４のゲート電圧はロウレベルにされる。これにより、
ＰチャンネルＭＯＳＦＥＴＱ１４はオン状態となり、高
電圧ＶＰＰをＰチャンネルＭＯＳＦＥＴＱ１５のゲート
に伝えるので、このＰチャンネルＭＯＳＦＥＴＱ１５は
オフ状態にされる。したがって、ワード線Ｗはロウレベ
ルの非選択状態にされる。

なお、この実施例では、アドレスデコーダＸＤＣＲを構
成するゲート回路Ｇの出力を直接にＣＭＯＳインバータ
回路の人力に供給するものであるので、上記第３図に示
したようなカットＭＯ３ＦＥＴを用いる場合のように、
そのしきい値電圧によるレベル損失なくＣＭＯＳインバ
ータ回路を駆動することができる。

次に、アドレスデコーダＸＤＣＲを構成するゲート回路
Ｇが回路の接地電位のようなロウレベル（０■）の選択
゛信号を形成すると、ＣＭＯＳインバータ回路の入力は
ロウレベルに引き抜かれる。

この時、ＣＭＯＳインパーク回路の入力信号のロウレベ
ルによって上記カットＭＯＳＦＥＴＱＩ　６はオン状態
にされ、引き抜き動作によるロウレベルをＭＯＳ）’Ｅ
’Ｉ”Ｑ１５のゲートに伝える。これによりＰチャンネ
ルＭＯＳＦＥＴＱＩ　５はオン状態にされる。したがっ
て、ＰチャンネルＭＯＳＦＥＴＱ１５のオン状態ととも
に上記入力信号のロウレベルによりオン状態にな９てい
るＰチャンネルＭＯＳＦＥＴＱＩ　７とによりワード線
Ｗを高電圧レベルにチャージアンプする。このとき、Ｍ
ＯＳＦＥＴＱ１５とＱ１７との接続点の電位は、微少な
寄生容量しか有さないから、高速に高電圧Ｖｐｐのよう
な電圧にされる。これにより、ＰチャンネルＭＯＳＦＥ
ＴＱＩ　４は直ちにオフ状態にされる。これによって、
ＭＯＳＦＥＴＱ１４とアドレスデコーダＸＤＣＲを構成
するゲート回路Ｇとの間での貫通電流の発生を実質的に
防止することができる。

第２図には、この発明が適用されるＥＰＲＯＭのメモリ
ア・レイ部の一実施例の回路図が示されている。この実
施例ＥＰＲＯＭ装置は、図示しない外部端子から供給さ
れるＸ、Ｙアドレス信号を受けるアドレスバッファを通
し°ζ形成された相補ア　−ドレス信号がアドレスデコ
ーダＤＣＨに供給される、同図では、アドレスバッファ
とアドレスデコーダとが同じ回路ブロックＸＡＤＢ−Ｄ
ＣＲ，ＹＡＤＢ　−ＤＣＲとしてそれぞれ示されている
。上記アドレスバッファＸＡＤＢ、ＹＡＤＢは、外部端
子から供給されたアドレス信号と同相の内部アドレス信
号と逆相の′アドレス信号とからなる相補アドレス信号
を形成する。アドレスデコーダＤＣＲ（Ｘ）は、その相
補アドレス信号に従ったメモリアレイＭ−ＡＲＹのワー
ド線Ｗの選択１８号を形成する。アドレスデコーダＤＣ
Ｒ（Ｙ）は、その相補アドレス信号に従ったメモリアレ
イＭ−ＡＲＹのデータ線りの選択信号を形成する。

上記メモリアレイＭ　−Ａ　ＲＹは、その代表として示
されている復数のＩ”ＡＭＯ５Ｉ−ランジスク（不揮発
性メモリ素子・・ＭＯＳＦＥＴＱ１〜Ｑ６）と、ワード
線Ｗｌ、Ｗ２及びデータ線Ｄ１〜Ｄｎとにより措成され
ている。上記メモリアレイＭ−ＡＲＹにおいて、同じ行
に配置されたＦＡＭＯＳトランジスタＱ１〜Ｑ３　　（
Ｑ４〜Ｑ６）のコントロールゲートは、それぞれ対応す
るワードＩｆｆＡｗ１（Ｗ２）に接続され、同じ列に配
置されたＦＡＭＯ３）ランジスクＱｌ、Ｑ４〜Ｑ３．Ｑ
６のドレインは、それぞれ対応するデータ線Ｄ１〜ｐｎ
に接続されている。また、グミーＦＡＭＯＳトランジス
タＱ１９．Ｑ２０のドレインは共通接続される。上記Ｆ
ＡＭＯＳトランジスタの共通ソース線ＣＳは、特に制限
されないが、内部書込み信号ｗｅを受けるディプレッシ
ョン型ＭＯＳＦＥＴＱ１０を介して接地されている。上
記各データ線Ｄ１〜ｐ　ｎは、上記アドレスデコーダＤ
ＣＲ（Ｙ）によって形成された選択信号を受けるカラム
（列）選択スイッチＭＯＳＦＥＴＱ７〜Ｑ９を介して、
共通データ線ＣＤに接続される。

上記共通データ線ＣＤは、一方において外部端子Ｉ１０
から入力される書込み信号を受ける書込み用のデータ人
力バッファＤＩＢの出力端子に接続される。上記共通デ
ータｌＪＩ　ＣＤは、他方においてセンスアンプＳＡを
含むデータ出力バッファＤＯＢの入力端子に接続される
。このデータ出力バッファＤＯＢの出力端子は、上記外
部端子１１０に接続される。

制御回路Ｃ０ＮＴは、外部端子から供給されたプログラ
ム信号ＰＧＭ、アウトプットイネーブル信号ＯＥ及びチ
ップ選択信号ＣＥとを受けて、内部回路の動作に必要な
制御信号を形成する。なお、プログラム信号ＰＧＭがロ
ウレベルにされると、書き込み動作モードにされ、内部
昇圧回路ＶｐＩ）−Ｇによって形成された上記高電圧ｖ
ｐｐは、制御回路Ｃ０ＮＴに含まれる電圧切り換え回路
を介して上記アドレスデコーダＸＤＣＲ，ＹＤＣＲ及び
データ人力バッファＤＩＨに供給される。一方、プログ
ラム信号ＰＧＭがハイレベルにされると、読み出しモー
ドにされ、上記電圧切り換え回路によって上記アドレス
デコーダＸＤＣＲ，ＹＤＣＲ及びデータ人カバ°ツファ
ＤＩＢには、内部電源電圧Ｖｃｃが供給される。

〔効　果〕

（１１デコ一ダ回路によって形成された比較的低レベル
の信号を高レベルの信号に変換するためのＭＯＳＦＥＴ
の制御信号として、容量カッ）ＭＯＳＦＥＴを設けるこ
とによりワード線等の負荷回路側と分離した信号を用い
る。これにより、その切り換えを高速に行うことができ
るから、高電圧端子からデコーダ回路に流れる貫通電流
の発生を防止することができる。したがって、上記内部
昇圧電圧の低下を防止することができ、結果として書き
込み効率の向上、言い換えるならば動作の高速化を図る
ことができるという効果が得られる。

（２）デコーダ回路によって形成された選択信号を駆動
回路としてのＣＭＯＳインバータ回路の入力に直接供給
することによって、非選択への切り換え動作の高速化を
図ることができるという効果が得られる。

以上本発明を実施例に基づき具体的に説明したが、この
発明は上記実施例に限定されるものではなく、その要旨
を逸説しない範囲で種々変更可能であることはいうまで
もない０例えば、第１図の実施例において、アドレスデ
コーダのハイレベル信号をカットするカットＭＯＳＦＥ
ＴＱ１６は、アドレスデコーダ（Ｇ）の出力とＣＭＯＳ
インバ−タ回路の入力との間に設けるものであってもよ
い。また、メモリアレイＭ−ＡＲＹや他の周辺回路は、
種々の実施形態を採ることができるものである。

〔利用分野〕

以上の説明では主として本発明をその背景となった技術
分野であるＥＰＲＯＭに適用した場合について説明した
が、これに限定されるものではなく、比較的高い電圧に
より書込みを行う、例えば、ＭＮＯＳ　（メタル・ナイ
トライド・オキサイド・セミコンダクタ）を記憶素子と
するＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・プ
ログラマブル・リード・オンリー・メモリ）のような半
導体記憶装置に広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、この発明が適用されるＥＰＲＯＭの一実施例を示す回
路図、 第３図は、この発明に先立って考えられる選択回路の一
例を示す回路図である。 ＸＡＤＢ−ＤＣＲ，ＹＡＤＢ−ＤＣＲ・・アドレスバッ
ファ・アドレスデコー：５”、Ｍ−ＡＲＹ・・メモリア
レイ、ＳＡ・・センスアンプ、ＤＩＢ・・データ入カバ
ソファ、ＤＯＢ・・データ出カバソファ、ＭＡ・・メイ
ンアンプ、Ｃ０ＮＴ・・制御回路、Ｖｐｐ−Ｇ・・内部
昇圧回路、Ｇ・・ノアゲート回路、ＩＶｌ、ＩＶ２・・
ＣＭＯＳインバータ回路

Claims (1)

1. 【特許請求の範囲】 １、デコーダ回路によって形成された選択信号に従った
   駆動信号を形成するＣＭＯＳインバータ回路と、このＣ
   ＭＯＳインバータ回路を構成する電源電圧側の第１導電
   型のＭＯＳＦＥＴと内部昇圧回路によって形成された高
   電圧が選択的に供給される電源電圧端子との間に設けら
   れた第１導電型のＭＯＳＦＥＴＱ１５と、上記ＭＯＳＦ
   ＥＴＱ１５と上記ＣＭＯＳインバータ回路を構成する第
   １導電型のＭＯＳＦＥＴとの接続点の電圧により制御さ
   れ、上記電源電圧端子の電圧を上記ＭＯＳＦＥＴＱ１５
   のゲート及び上記ＣＭＯＳインバータ回路の入力端子に
   伝える第１導電型のＭＯＳＦＥＴＱ１４と、上記デコー
   ダ回路の出力端子とＣＭＯＳインバータ回路の入力端子
   又はＣＭＯＳインバータ回路の入力端子と上記ＭＯＳＦ
   ＥＴＱ１５のゲートとの間に設けられたカットＭＯＳＦ
   ＥＴＱ１６とを含むことを特徴する半導体記憶装置。 ２、上記デコーダ回路は、少なくとも電気的な書き込み
   が行われるメモリセルで構成されたメモリアレイのワー
   ド線及びデータ線の選択回路を構成するものであること
   を特徴とする特許請求の範囲第１項記載の半導体記憶装
   置。 ３、上記メモリセルはＦＡＭＯＳトランジスタであるこ
   とを特徴とする特許請求の範囲第１又は第２項記載の半
   導体記憶装置。