JPS6220200A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6220200A JPS6220200A JP60158131A JP15813185A JPS6220200A JP S6220200 A JPS6220200 A JP S6220200A JP 60158131 A JP60158131 A JP 60158131A JP 15813185 A JP15813185 A JP 15813185A JP S6220200 A JPS6220200 A JP S6220200A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- circuit
- power supply
- level
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、ＥＰＲＯＭ （エレクトリカリ・プログラマブル・
リード・オンリー・メモリ）に利用して有効な技術に関
するものである。
ば、ＥＰＲＯＭ （エレクトリカリ・プログラマブル・
リード・オンリー・メモリ）に利用して有効な技術に関
するものである。
ＦＡＭＯ３（フローティングゲート・アバランシェイン
ジェクションＭＯ３））ランジスタを記憶素子としたＥ
ＰＲＯＭ装置が公知である（例えば、特開昭５４−１５
２９３３号公報参照）。
ジェクションＭＯ３））ランジスタを記憶素子としたＥ
ＰＲＯＭ装置が公知である（例えば、特開昭５４−１５
２９３３号公報参照）。
また、ＥＰＲＯＭ装置の周辺回路をＣＭＯ３（相補型Ｍ
Ｏ３）回路により構成することが公知である（例えば、
アイニスニスシーシー ダイジェスト オブ テクニカ
ル ペーパーズ（ＩＳＳＣＣＤＩＧＥＳＴ ＯＦ ＴＥ
ＣＨＮＩＣＡＬ ＰＡＰＥＲ３）頁１８２〜頁１８３．
１９８２年２月１１日参照）。
Ｏ３）回路により構成することが公知である（例えば、
アイニスニスシーシー ダイジェスト オブ テクニカ
ル ペーパーズ（ＩＳＳＣＣＤＩＧＥＳＴ ＯＦ ＴＥ
ＣＨＮＩＣＡＬ ＰＡＰＥＲ３）頁１８２〜頁１８３．
１９８２年２月１１日参照）。
このように周辺回路が０Ｍ０３回路によって構成される
。ＥＰＲＯＭ装置におけるワード線（又はデータ線等）
の選択回路として、第３図に示すような回路が考えられ
る。この回路は、ＰチャンネルＭＯＳＦＥＴ型の負荷Ｍ
ＯＳＦＥＴＱ３０とＮチャンネル型の駆動ＭＯＳＦＥＴ
Ｑ３１．Ｑ３２とにより構成された論理ゲート回路によ
りデコード出力信号が形成され、そのゲートに定常的に
電源電圧Ｖｃｃが定常的に供給されたカットＭＯ８ＦＥ
ＴＱ３３を介してレベル変換機能を持つワード線駆動回
路の入力端子に供給される。このワード線駆動回路は、
ＰチャンネルＭＯＳＦＥＴＱ３４とＮチャンネルＭＯＳ
ＦＥＴＱ３５とにより構成されたＣＭＯＳインバータ回
路と、このＣＭＯＳインバータ回路の入力端子と電源端
子ｖｐｐとの間に設けられ、上記ＣＭＯＳインバータ回
路の出力信号を受けて動作するＰチャンネルＭＯＳ Ｆ
ＥＴＱ３６とにより構成される。なお、上記電源端子
ＶＰＰには、例えば上記文献に示されたような電圧切り
換え回路によって、書き込み動作の時に書き込み用高電
圧が供給され、読み出し動作の時には比較的低い内部電
源電圧Ｖｃｃが供給される。
。ＥＰＲＯＭ装置におけるワード線（又はデータ線等）
の選択回路として、第３図に示すような回路が考えられ
る。この回路は、ＰチャンネルＭＯＳＦＥＴ型の負荷Ｍ
ＯＳＦＥＴＱ３０とＮチャンネル型の駆動ＭＯＳＦＥＴ
Ｑ３１．Ｑ３２とにより構成された論理ゲート回路によ
りデコード出力信号が形成され、そのゲートに定常的に
電源電圧Ｖｃｃが定常的に供給されたカットＭＯ８ＦＥ
ＴＱ３３を介してレベル変換機能を持つワード線駆動回
路の入力端子に供給される。このワード線駆動回路は、
ＰチャンネルＭＯＳＦＥＴＱ３４とＮチャンネルＭＯＳ
ＦＥＴＱ３５とにより構成されたＣＭＯＳインバータ回
路と、このＣＭＯＳインバータ回路の入力端子と電源端
子ｖｐｐとの間に設けられ、上記ＣＭＯＳインバータ回
路の出力信号を受けて動作するＰチャンネルＭＯＳ Ｆ
ＥＴＱ３６とにより構成される。なお、上記電源端子
ＶＰＰには、例えば上記文献に示されたような電圧切り
換え回路によって、書き込み動作の時に書き込み用高電
圧が供給され、読み出し動作の時には比較的低い内部電
源電圧Ｖｃｃが供給される。
この回路にあっては、書き込み動作の時には、上記電源
電圧端子ｖｐｐには約１２Ｖのような高電圧が供給され
る。この状態で、デコード出力信号が電源電圧Ｖｃｃの
ようなハイレベル（５■）の非選択号を形成すると、カ
ッ）ＭＯＳＦＥＴＱ３３を介してＣＭＯＳインバータ回
路の入力端子に上記ハイレベルを伝えるので、Ｎチャン
ネルＭＯＳＦＥＴＱ３５はオン状態にされる。これに応
じてその出力がロウレベルにされるため、Ｐチャンネル
ＭＯＳＦＥＴＱ３６がオン状態にされ、ＣＭＯＳインバ
ータ回路の入力端子を高電圧Ｖｌ）Ｐにするので、Ｐチ
ャンネルＭＯＳＦＥＴＱ３４がオフ状態にされる。これ
によって、カットＭＯＳＦＥＴＱ３３はオフ状態にされ
る。したがって、上記ＰチャンネルＭＯＳＦＥＴＱ３６
を通して高電圧Ｖｐｐ側から低電圧Ｖｃｃ側に直流電流
が流れるのを防止できるものである。
電圧端子ｖｐｐには約１２Ｖのような高電圧が供給され
る。この状態で、デコード出力信号が電源電圧Ｖｃｃの
ようなハイレベル（５■）の非選択号を形成すると、カ
ッ）ＭＯＳＦＥＴＱ３３を介してＣＭＯＳインバータ回
路の入力端子に上記ハイレベルを伝えるので、Ｎチャン
ネルＭＯＳＦＥＴＱ３５はオン状態にされる。これに応
じてその出力がロウレベルにされるため、Ｐチャンネル
ＭＯＳＦＥＴＱ３６がオン状態にされ、ＣＭＯＳインバ
ータ回路の入力端子を高電圧Ｖｌ）Ｐにするので、Ｐチ
ャンネルＭＯＳＦＥＴＱ３４がオフ状態にされる。これ
によって、カットＭＯＳＦＥＴＱ３３はオフ状態にされ
る。したがって、上記ＰチャンネルＭＯＳＦＥＴＱ３６
を通して高電圧Ｖｐｐ側から低電圧Ｖｃｃ側に直流電流
が流れるのを防止できるものである。
次に、デコード出力信号がロウレベル（０■）の選択信
号を形成すると、カッ）ＭＯＳ Ｆ ＥＴＱ３３が再び
オン状態にされ、ＣＭＯＳインバータ回路の入力端子の
レベルをロウレベルに引き抜き、ＰチャンネルＭＯＳＦ
ＥＴＱ３４をオン状態に、ＮチャンネルＭＯＳＦＥＴＱ
３５をオフ状態に切り換える。これにより、出力信号は
高電圧ｖｐｐのような高レベルにされる。なお、Ｐチャ
ンネルＭＯＳＦＥＴＱ３６は、出力信号のハイレベルに
よってオフ状態にされる。
号を形成すると、カッ）ＭＯＳ Ｆ ＥＴＱ３３が再び
オン状態にされ、ＣＭＯＳインバータ回路の入力端子の
レベルをロウレベルに引き抜き、ＰチャンネルＭＯＳＦ
ＥＴＱ３４をオン状態に、ＮチャンネルＭＯＳＦＥＴＱ
３５をオフ状態に切り換える。これにより、出力信号は
高電圧ｖｐｐのような高レベルにされる。なお、Ｐチャ
ンネルＭＯＳＦＥＴＱ３６は、出力信号のハイレベルに
よってオフ状態にされる。
この回路においては、伝送ゲートＭＯＳＦＥＴＱ３３を
介してデコード出力信号を伝えるものであるため、その
分信号遅延時間が長くされるため、メモリアクセスが遅
くなってしまう。
介してデコード出力信号を伝えるものであるため、その
分信号遅延時間が長くされるため、メモリアクセスが遅
くなってしまう。
この発明の目的は、動作の高速化を図った半導体集積回
路装置を提供することにある。
路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、論理回路を構成する負荷ＭＯＳＦＥＴと駆動
ＭＯＳＦＥＴとの間にカット用ＭＯＳＦＥＴを設けるこ
とによって、駆動ＭＯＳＦＥＴにより、直接的にレベル
変換機能を持つ駆動回路の入力信号をロウレベルに引き
抜いて高レベルの選択信号を形成するものである。
ＭＯＳＦＥＴとの間にカット用ＭＯＳＦＥＴを設けるこ
とによって、駆動ＭＯＳＦＥＴにより、直接的にレベル
変換機能を持つ駆動回路の入力信号をロウレベルに引き
抜いて高レベルの選択信号を形成するものである。
第１図には、この発明が通用されるＥＰＲＯＭのメモリ
アレイ部の一実施例の回路図が示されている。この実施
例ＥＰＲＯＭ装置は、図示しない外部端子から供給され
るＸ、 Ｙアドレス信号を受けるアドレスバッファを通
して形成された相補アドレス信号がアドレスデコーダＤ
ＣＲに供給される。同図では、アドレスバッファとアド
レスデコーダとが同じ回路ブロックＸＡＤＢ−ＤＣＲ，
ＹＡＤＢ −ＤＣＲとしてそれぞれ示されている。上記
アドレスバッファＸＡＤＢ、ＹＡＤＢは、外部端子から
供給されたアドレス信号と同相の内部アドレス信号と逆
相のアドレス信号とからなる相補アドレス信号を形成す
る。アドレスデコーダＤＣＲ（Ｘ）は、その相補アドレ
ス信号に従ったメモリアレイＭ−ＡＲＹのワード線Ｗの
選択信号を形成する。アドレスデコーダＤＣＲ（Ｙ）は
、その相補アドレス信号に従ったメモリアレイＭ−ＡＲ
Ｙのデータ線りの選択信号を形成する。
アレイ部の一実施例の回路図が示されている。この実施
例ＥＰＲＯＭ装置は、図示しない外部端子から供給され
るＸ、 Ｙアドレス信号を受けるアドレスバッファを通
して形成された相補アドレス信号がアドレスデコーダＤ
ＣＲに供給される。同図では、アドレスバッファとアド
レスデコーダとが同じ回路ブロックＸＡＤＢ−ＤＣＲ，
ＹＡＤＢ −ＤＣＲとしてそれぞれ示されている。上記
アドレスバッファＸＡＤＢ、ＹＡＤＢは、外部端子から
供給されたアドレス信号と同相の内部アドレス信号と逆
相のアドレス信号とからなる相補アドレス信号を形成す
る。アドレスデコーダＤＣＲ（Ｘ）は、その相補アドレ
ス信号に従ったメモリアレイＭ−ＡＲＹのワード線Ｗの
選択信号を形成する。アドレスデコーダＤＣＲ（Ｙ）は
、その相補アドレス信号に従ったメモリアレイＭ−ＡＲ
Ｙのデータ線りの選択信号を形成する。
上記メモリアレイＭ−ＡＲＹは、その代表として示され
ている複数のＦＡＭＯ３）ランジスタ（不揮発性メモリ
素子・・ＭＯＳ Ｆ ＥＴＱ １〜Ｑ６）と、ワード線
Ｗｌ、Ｗ２及びデータ線Ｄ１〜Ｄｎとにより構成されて
いる。上記メモリアレイＭ−ＡＲＹにおいて、同じ行に
配置されたＦ ＡＭＯＳトランジスタＱ１〜Ｑ３ （
Ｑ４〜Ｑ６）のコントロールゲートは、それぞれ対応す
るワード線Ｗ１ （Ｗ２）に接続され、同じ列に配置
されたＦＡＭＯ３Ｉ−ランジスタＱｌ、Ｑ４〜Ｑ３．Ｑ
６のドレインは、それぞれ対応するデータ線Ｄ１〜Ｄｎ
に接続されている。上記ＦＡＭＯＳトランジスタの共通
ソース線Ｃ８は、特に制限されないが、内部書込み信号
Ｗ１−を受けるディプレッション型ＭＯＳＦＥＴＱＩ
Ｏを介して接地されている。上記各データ線Ｄ１〜Ｄｎ
は、上記アドレスデコーダＤＣＲ（Ｙ）によって形成さ
れた選択信号を受けるカラム（列）選択スイッチＭＯＳ
ＦＥＴＱ７〜Ｑ９を介して、共通データ線ＣＤに接続さ
れる。
ている複数のＦＡＭＯ３）ランジスタ（不揮発性メモリ
素子・・ＭＯＳ Ｆ ＥＴＱ １〜Ｑ６）と、ワード線
Ｗｌ、Ｗ２及びデータ線Ｄ１〜Ｄｎとにより構成されて
いる。上記メモリアレイＭ−ＡＲＹにおいて、同じ行に
配置されたＦ ＡＭＯＳトランジスタＱ１〜Ｑ３ （
Ｑ４〜Ｑ６）のコントロールゲートは、それぞれ対応す
るワード線Ｗ１ （Ｗ２）に接続され、同じ列に配置
されたＦＡＭＯ３Ｉ−ランジスタＱｌ、Ｑ４〜Ｑ３．Ｑ
６のドレインは、それぞれ対応するデータ線Ｄ１〜Ｄｎ
に接続されている。上記ＦＡＭＯＳトランジスタの共通
ソース線Ｃ８は、特に制限されないが、内部書込み信号
Ｗ１−を受けるディプレッション型ＭＯＳＦＥＴＱＩ
Ｏを介して接地されている。上記各データ線Ｄ１〜Ｄｎ
は、上記アドレスデコーダＤＣＲ（Ｙ）によって形成さ
れた選択信号を受けるカラム（列）選択スイッチＭＯＳ
ＦＥＴＱ７〜Ｑ９を介して、共通データ線ＣＤに接続さ
れる。
上記共通データ線ＣＤは、一方において外部端子Ｉ１０
から入力される書込み信号を受ける書込み用のデータ入
力バッファＤＩＢの出力端子に接続される。上記共通デ
ータ線ＣＤは、他方においてセンスアンプＳＡを含むデ
ータ出力バッファＤ。
から入力される書込み信号を受ける書込み用のデータ入
力バッファＤＩＢの出力端子に接続される。上記共通デ
ータ線ＣＤは、他方においてセンスアンプＳＡを含むデ
ータ出力バッファＤ。
Ｂの入力端子に接続される。このデータ出力バッファＤ
ＯＢの出力端子は、上記外部端子Ｉ１０に接続される。
ＯＢの出力端子は、上記外部端子Ｉ１０に接続される。
制御回路Ｃ０ＮＴは、外部端子から供給されたプログラ
ム信号ＰＧＭ、アウトプットイネーブル信号ＯＥ及びチ
ップ選択信号ＣＥとを受けて、内部回路の動作に必要な
制御信号を形成する。なお、プログラム信号ＰＧＭがロ
ウレベルにされると、書き込み動作モードにされ、特に
制限されないが、内部昇圧回路Ｖｐρ−Ｇによって形成
された上記高電圧ｖｐｐは、制御回路Ｃ０ＮＴに含まれ
る電圧切り換え回路を介して上記アドレスデコーダＸＤ
ＣＲ，ＹＤＣＲ及びデータ入力バッファＤＩＢの電源端
子ＶＰＰに供給される。一方、プログラム信号ＰＧＭが
ハイレベルにされると、読み出しモードにされ、上記電
圧切り換え回路によって上記アドレスデコーダＸＤＣＲ
，ＹＤＣＲ及びデータ入力バッファＤＩＢの電源端子ｖ
ｐｐには、約５ｖのような内部電源電圧νｃｃが供給さ
れる。
ム信号ＰＧＭ、アウトプットイネーブル信号ＯＥ及びチ
ップ選択信号ＣＥとを受けて、内部回路の動作に必要な
制御信号を形成する。なお、プログラム信号ＰＧＭがロ
ウレベルにされると、書き込み動作モードにされ、特に
制限されないが、内部昇圧回路Ｖｐρ−Ｇによって形成
された上記高電圧ｖｐｐは、制御回路Ｃ０ＮＴに含まれ
る電圧切り換え回路を介して上記アドレスデコーダＸＤ
ＣＲ，ＹＤＣＲ及びデータ入力バッファＤＩＢの電源端
子ＶＰＰに供給される。一方、プログラム信号ＰＧＭが
ハイレベルにされると、読み出しモードにされ、上記電
圧切り換え回路によって上記アドレスデコーダＸＤＣＲ
，ＹＤＣＲ及びデータ入力バッファＤＩＢの電源端子ｖ
ｐｐには、約５ｖのような内部電源電圧νｃｃが供給さ
れる。
第２図には、上記ＥＰＲＯＭ装置に使用されるワード線
駆動回路（レベル変換回路）の一実施例の回路図が示さ
れている。この実施例回路は、例えば公知のＣＭＯ３半
導体集積回路の製造技術によって単結晶シリコンのよう
な半導体基板上に上記ＥＦＲＯＭとともに形成される。
駆動回路（レベル変換回路）の一実施例の回路図が示さ
れている。この実施例回路は、例えば公知のＣＭＯ３半
導体集積回路の製造技術によって単結晶シリコンのよう
な半導体基板上に上記ＥＦＲＯＭとともに形成される。
以下の説明において、特に説明しない場合、ＭＯＳＦＥ
’ｌ’（絶縁ゲート型電界効果トランジスタ）はＮチャ
ンネルＭＯＳ Ｆ ＥＴである。
’ｌ’（絶縁ゲート型電界効果トランジスタ）はＮチャ
ンネルＭＯＳ Ｆ ＥＴである。
特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。
これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳＦＥＴの基体ゲートを構成する。
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳＦＥＴの基体ゲートを構成する。
単位の選択回路は、特に制限されないが、図示しないプ
レデコーダ回路の出力信号を受けるナンド（ＮＡＮＤ）
ゲート回路と、このゲート回路の出力信号に従ってワー
ド線の駆動信号を形成する駆動回路（レベル変換回路）
によって構成される。
レデコーダ回路の出力信号を受けるナンド（ＮＡＮＤ）
ゲート回路と、このゲート回路の出力信号に従ってワー
ド線の駆動信号を形成する駆動回路（レベル変換回路）
によって構成される。
上記ナントゲート回路は１．そのゲートが回路の接地電
位に結合されることによって定當的にオン状態にされ、
抵抗手段として作用するＰチャンネル型の負荷ＭＯＳＦ
ＥＴと、上記図示しないプレデコード出力を受ける直列
形態のさＴチャンネル型の駆動ＭＯＳＦＥＴＱ２２．Ｑ
２３及び上記駆動ＭＯ３ＦＥ’ｆ’Ｑ２２と上記負荷Ｍ
ＯＳＦＥＴＱ２１の間に設けられ、そのゲートに電源電
圧Ｖｃｃが定常的に供給されたＮチャンネル型のカット
用ＭＯＳＦＥＴＱ２１から構成さｉする。このナントゲ
ート回路は、上記駆動ＭＯＳＦＥＴＱ２２とカット用Ｍ
ＯＳＦＥＴＱ２１の接続点から出力信号を形成する。
位に結合されることによって定當的にオン状態にされ、
抵抗手段として作用するＰチャンネル型の負荷ＭＯＳＦ
ＥＴと、上記図示しないプレデコード出力を受ける直列
形態のさＴチャンネル型の駆動ＭＯＳＦＥＴＱ２２．Ｑ
２３及び上記駆動ＭＯ３ＦＥ’ｆ’Ｑ２２と上記負荷Ｍ
ＯＳＦＥＴＱ２１の間に設けられ、そのゲートに電源電
圧Ｖｃｃが定常的に供給されたＮチャンネル型のカット
用ＭＯＳＦＥＴＱ２１から構成さｉする。このナントゲ
ート回路は、上記駆動ＭＯＳＦＥＴＱ２２とカット用Ｍ
ＯＳＦＥＴＱ２１の接続点から出力信号を形成する。
このナントゲート回路によって形成されたワード線の選
択／非選択信号は、次のレベル変換機能を持つワード線
駆動回路に供給される。すわなち、上記ナントゲート回
路の出力信号は、ＰチャンネルＭＯＳＦＥＴＱ２４とＮ
チャンネルＭＯＳＦＥＴＱ２５とで構成され、ａｌ源端
子ＶＰＰから供給される電圧により動作状態にされるＣ
ＭＯＳインバータ回路の入力端子に供給される。このＣ
ＭＯＳインパーク回路の出力端子は、メモリアレイＭ−
ＡＲＹの１つのワード線Ｗｌに結合される。上記ＣＭＯ
Ｓインバータ回路の入力端子と、その電源端子ｖｐｐと
の間には、上記ＣＭＯＳインバータ回路の出力端子（ワ
ード線Ｗｌ）にそのゲートが結合されたＰチャンネル型
の帰還用ＭＯＳＦＥＴＱ３６が設けられる。
択／非選択信号は、次のレベル変換機能を持つワード線
駆動回路に供給される。すわなち、上記ナントゲート回
路の出力信号は、ＰチャンネルＭＯＳＦＥＴＱ２４とＮ
チャンネルＭＯＳＦＥＴＱ２５とで構成され、ａｌ源端
子ＶＰＰから供給される電圧により動作状態にされるＣ
ＭＯＳインバータ回路の入力端子に供給される。このＣ
ＭＯＳインパーク回路の出力端子は、メモリアレイＭ−
ＡＲＹの１つのワード線Ｗｌに結合される。上記ＣＭＯ
Ｓインバータ回路の入力端子と、その電源端子ｖｐｐと
の間には、上記ＣＭＯＳインバータ回路の出力端子（ワ
ード線Ｗｌ）にそのゲートが結合されたＰチャンネル型
の帰還用ＭＯＳＦＥＴＱ３６が設けられる。
なお、上記電源端子Ｖｌ）Ｐには、電圧切り換え回路に
よって、書き込み動作の時には約１２Ｖのような書き込
み用高電圧が供給され、読み出し動作の時には比較的低
い約５■のよ−うな内部電源電圧Ｖｃｃが供給される。
よって、書き込み動作の時には約１２Ｖのような書き込
み用高電圧が供給され、読み出し動作の時には比較的低
い約５■のよ−うな内部電源電圧Ｖｃｃが供給される。
この回路にあっては、書き込み動作の時には、上記電源
電圧端子Ｖｐ１）には約１２Ｖのような高電圧が供給さ
れる。この状態で、デコード出力信号が電源電圧Ｖｃｃ
のようなハイレベル（５■）の非選択号を形成すると、
言い換えるならば、駆動ＭＯＳＦＥＴＱ２２又はＱ２３
のいずれかがオフ状態のとき、負荷ＭＯＳＦＥＴＱ２０
とカント用ＭＯＳＦＥＴＱ２１を介してＣＭＯＳインバ
ータ回路の入力端子にハイレベルの非選択信号を伝える
。
電圧端子Ｖｐ１）には約１２Ｖのような高電圧が供給さ
れる。この状態で、デコード出力信号が電源電圧Ｖｃｃ
のようなハイレベル（５■）の非選択号を形成すると、
言い換えるならば、駆動ＭＯＳＦＥＴＱ２２又はＱ２３
のいずれかがオフ状態のとき、負荷ＭＯＳＦＥＴＱ２０
とカント用ＭＯＳＦＥＴＱ２１を介してＣＭＯＳインバ
ータ回路の入力端子にハイレベルの非選択信号を伝える
。
これにより、ＣＭＯＳインバータ回路のＮチャンネルＭ
Ｏ８ＦＥＴＱ２５はオン状態にされる。これに応じてそ
の出力がロウレベルにされるため、ＰチャンネルＭＯＳ
ＦＥＴＱＺ６がオン状態にされ、ＣＭＯＳインバータ回
路の入力端子を高電圧Ｖρρにする。上記高電圧ｖｐｐ
のようなハイレベルにより、ＣＭＯＳインバータ回路の
ＰチャンネルＭＯＳＦＥＴＱ２４はオフ状態にされる。
Ｏ８ＦＥＴＱ２５はオン状態にされる。これに応じてそ
の出力がロウレベルにされるため、ＰチャンネルＭＯＳ
ＦＥＴＱＺ６がオン状態にされ、ＣＭＯＳインバータ回
路の入力端子を高電圧Ｖρρにする。上記高電圧ｖｐｐ
のようなハイレベルにより、ＣＭＯＳインバータ回路の
ＰチャンネルＭＯＳＦＥＴＱ２４はオフ状態にされる。
また、上記ＣＭ ＯＳインバータ回路の入力端子のレベ
ルが上述のような高電圧ｖｐｐにされる結果、オン状態
にされていたカットＭＯＳＦＥＴＱ２１はオフ状態にさ
れる。したがって、上記ＰチャンネルＭＯＳＦＥＴＱ２
６を通して高電圧ｖｐｐ側から低電圧Ｖｃｃ側に直流電
流が流れるのを防止できるものである。
ルが上述のような高電圧ｖｐｐにされる結果、オン状態
にされていたカットＭＯＳＦＥＴＱ２１はオフ状態にさ
れる。したがって、上記ＰチャンネルＭＯＳＦＥＴＱ２
６を通して高電圧ｖｐｐ側から低電圧Ｖｃｃ側に直流電
流が流れるのを防止できるものである。
次に、プレデコード出力に応じて駆動ＭＯＳＦＥＴＱ２
２及びＱ２３がオン状態にされると、ロウレベル（Ｏｖ
）の選択信号が出力される。このロウレベルの出力信号
によって、ＣＭＯＳインバータ回路のＮチャンネルＭＯ
ＳＦＥＴＱ２５がオフ状態に、ＰチャンネルＭＯＳＦＥ
ＴＱ２４がオン状態に切り換えられる。なお、上記Ｐチ
ヤンネルＭＯＳＦＥＴＱ２４のオン状態によって、ワー
ド線Ｗ１の電位は、高電圧Ｖｌ）りまで上昇されるため
、帰還用のＰチャンネルＭＯＳＦＥＴＱ２６はオフ状態
にされる。
２及びＱ２３がオン状態にされると、ロウレベル（Ｏｖ
）の選択信号が出力される。このロウレベルの出力信号
によって、ＣＭＯＳインバータ回路のＮチャンネルＭＯ
ＳＦＥＴＱ２５がオフ状態に、ＰチャンネルＭＯＳＦＥ
ＴＱ２４がオン状態に切り換えられる。なお、上記Ｐチ
ヤンネルＭＯＳＦＥＴＱ２４のオン状態によって、ワー
ド線Ｗ１の電位は、高電圧Ｖｌ）りまで上昇されるため
、帰還用のＰチャンネルＭＯＳＦＥＴＱ２６はオフ状態
にされる。
この回路においては、ワード線Ｗ１を非選択状態から選
択状態に切り換えるとき、言い換えるならば、ＣＭＯＳ
インバータ回路の入力端子の電位を高電圧Ｖｌ）Ｐから
回路の接地電位に引き抜くとき、第３図の回路のように
カット用ＭＯＳＦＥＴＱ３３を通さないで、直接駆動Ｍ
ＯＳＦＥＴＱ２２゜Ｑ２３により行うものであるので、
高速にワード線の電位を非選択レベルから選択レベルに
立ち上げることができる。
択状態に切り換えるとき、言い換えるならば、ＣＭＯＳ
インバータ回路の入力端子の電位を高電圧Ｖｌ）Ｐから
回路の接地電位に引き抜くとき、第３図の回路のように
カット用ＭＯＳＦＥＴＱ３３を通さないで、直接駆動Ｍ
ＯＳＦＥＴＱ２２゜Ｑ２３により行うものであるので、
高速にワード線の電位を非選択レベルから選択レベルに
立ち上げることができる。
なお、データ線選択を行うカラムスイッチＭＯＳＦＥＴ
Ｑ７〜Ｑ９のゲートに供給される選択信号や、上記高電
圧ｖｐｐと電源電圧Ｖｃｃとの切り換え制御信号を形成
する回路も上記類恨の回路により構成される。
Ｑ７〜Ｑ９のゲートに供給される選択信号や、上記高電
圧ｖｐｐと電源電圧Ｖｃｃとの切り換え制御信号を形成
する回路も上記類恨の回路により構成される。
＋ｎ論理回路によって形成された比較的低レベルの信号
を高し・ベルの信号に変換するための出力信号として、
その駆動ＭＯＳ Ｆ ＥＴと負荷ＭＯＳＦＥＴとの間に
カント用〜１０ＳＦＥＴを設けて、駆動ＭＯＳＦＥ’Ｔ
’によりレベル変換回路の入力ノードの電位を直接的に
高電圧のハイレベルからロウレベルに引き抜くものであ
る。これにより、カット用Ｍ ＯＳ Ｆ Ｅ ′Ｉ”を
介して上記レベルの引き抜きを行うような信号伝播遅延
時間が生じないから、動作の高速化を図ることができる
という効果が得られる。
を高し・ベルの信号に変換するための出力信号として、
その駆動ＭＯＳ Ｆ ＥＴと負荷ＭＯＳＦＥＴとの間に
カント用〜１０ＳＦＥＴを設けて、駆動ＭＯＳＦＥ’Ｔ
’によりレベル変換回路の入力ノードの電位を直接的に
高電圧のハイレベルからロウレベルに引き抜くものであ
る。これにより、カット用Ｍ ＯＳ Ｆ Ｅ ′Ｉ”を
介して上記レベルの引き抜きを行うような信号伝播遅延
時間が生じないから、動作の高速化を図ることができる
という効果が得られる。
（２）上記（１）により、レベル変換回路におけるＰチ
ャンネルＭＯＳ Ｆ ＥＴとＮチャンネルＭＯＳＦＥＴ
との切り換えを高速に行うことができるから、高電圧端
子から回路の接地電位に流れる貫通電流の発生を低減で
きるという効果が得られる。
ャンネルＭＯＳ Ｆ ＥＴとＮチャンネルＭＯＳＦＥＴ
との切り換えを高速に行うことができるから、高電圧端
子から回路の接地電位に流れる貫通電流の発生を低減で
きるという効果が得られる。
（３）デコーダ回路を構成する論理ゲート回路側と、レ
ベル変換機能を持つ駆動回路との間を一本の信号線によ
り接続できるから、配線レイアウトを簡単にできる。す
なわち、ワード線の選択動作の高速化のために、例えば
第３図の回路において、論理ゲート回路の出力信号を直
接的にＣＭＯＳインバータ回路のＮチャンネルＭＯＳＦ
ＥＴＱ３５のゲートに接続することも嵩えられる。この
場合には、ＣＭＯＳインバータ回路のＰチャンネルＭＯ
ＳＦＥＴＱ３４のゲートにはカット用ＭＯＳＦＥＴＱ３
３を通して出力信号が伝えられることになる。したがっ
て、高密度に構成されるメモリアレイのワード線に対応
して設けられる単位の選択回路毎に、論理ゲート回路と
ワード線駆動回路とが二本の配線によって接続する必要
があるため、配線レイアウトを複雑にしてしまうものと
なる。
ベル変換機能を持つ駆動回路との間を一本の信号線によ
り接続できるから、配線レイアウトを簡単にできる。す
なわち、ワード線の選択動作の高速化のために、例えば
第３図の回路において、論理ゲート回路の出力信号を直
接的にＣＭＯＳインバータ回路のＮチャンネルＭＯＳＦ
ＥＴＱ３５のゲートに接続することも嵩えられる。この
場合には、ＣＭＯＳインバータ回路のＰチャンネルＭＯ
ＳＦＥＴＱ３４のゲートにはカット用ＭＯＳＦＥＴＱ３
３を通して出力信号が伝えられることになる。したがっ
て、高密度に構成されるメモリアレイのワード線に対応
して設けられる単位の選択回路毎に、論理ゲート回路と
ワード線駆動回路とが二本の配線によって接続する必要
があるため、配線レイアウトを複雑にしてしまうものと
なる。
以上本発明を実施例に基づき具体的に説明したが、この
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。例えば、第２図の実施例において、負荷ＭＯＳ
Ｆ ＥＴは、ＰチャンネルＭＯＳ Ｆ ＥＴに代え、
ディプレッション型のＮチャンネルＭＯＳ Ｆ ＥＴを
用いるもの、あるいはカット用ＭＯＳＦＥＴを負荷ＭＯ
Ｓ Ｆ ＥＴとして共用するものであってもよい。また
、比較的低い電源電圧Ｖｃｃより高い電圧とされる高電
圧ｖｐｐは、内部回路で形成するものの他、外部端子か
ら供給するものであってもよい。
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。例えば、第２図の実施例において、負荷ＭＯＳ
Ｆ ＥＴは、ＰチャンネルＭＯＳ Ｆ ＥＴに代え、
ディプレッション型のＮチャンネルＭＯＳ Ｆ ＥＴを
用いるもの、あるいはカット用ＭＯＳＦＥＴを負荷ＭＯ
Ｓ Ｆ ＥＴとして共用するものであってもよい。また
、比較的低い電源電圧Ｖｃｃより高い電圧とされる高電
圧ｖｐｐは、内部回路で形成するものの他、外部端子か
ら供給するものであってもよい。
また、この発明が通用されるＥＰＲＯＭ装置のメモリア
レイＭ−ＡＲＹや他の周辺回路は、種々の実施形態を採
ることができるものである。
レイＭ−ＡＲＹや他の周辺回路は、種々の実施形態を採
ることができるものである。
以上の説明では主として本発明をその背景となった技術
分野であるＥＦＲＯＭに通用した場合について説明した
が、これに限定されるものではなく、例えば、ＭＮＯＳ
（メタル・ナイトライド・オキサイド・セミコンダク
タ）を記憶素子とするＥＥＰＲＯＭ （エレクトリカリ
・イレーザブル・プログラマブル・リード・オンリー・
メモリ）のように、比較的低い電源電圧で動作する回路
の出力信号をそれより高い電圧のレベルの信号に変換す
るレベル変換回路を搏つ各ＩＮ半導体集積回路装置に広
く利用できるものである。
分野であるＥＦＲＯＭに通用した場合について説明した
が、これに限定されるものではなく、例えば、ＭＮＯＳ
（メタル・ナイトライド・オキサイド・セミコンダク
タ）を記憶素子とするＥＥＰＲＯＭ （エレクトリカリ
・イレーザブル・プログラマブル・リード・オンリー・
メモリ）のように、比較的低い電源電圧で動作する回路
の出力信号をそれより高い電圧のレベルの信号に変換す
るレベル変換回路を搏つ各ＩＮ半導体集積回路装置に広
く利用できるものである。
第１図は、この発明が適用されたＥＰＲＯＭ装置の一実
施例を示す要部回路図、 第２図は−１そのワード線選択回路の一実施例を示す回
路図、 第３図は、この発明に先立って考えられる選択回路の一
例を示す回路図である。 ＸＡＤＢ −ＤＣＲ，ＹＡＤＢ −ＤＣＲ・・アドレス
バッファ・アドレスデコーダ、Ｍ−ＡＲＹ・・メモリア
レイ、ＤＩＢ・・データ人カバソファ、ＤＯＢ・・デー
タ出カバソファ、Ｃ０ＮＴ・・制御回路、ｖｐｐ−ｃ・
・内部昇圧回路 −〉・ 代理人弁理士 小川 勝馬（１１５１，゛＼ゝ÷
施例を示す要部回路図、 第２図は−１そのワード線選択回路の一実施例を示す回
路図、 第３図は、この発明に先立って考えられる選択回路の一
例を示す回路図である。 ＸＡＤＢ −ＤＣＲ，ＹＡＤＢ −ＤＣＲ・・アドレス
バッファ・アドレスデコーダ、Ｍ−ＡＲＹ・・メモリア
レイ、ＤＩＢ・・データ人カバソファ、ＤＯＢ・・デー
タ出カバソファ、Ｃ０ＮＴ・・制御回路、ｖｐｐ−ｃ・
・内部昇圧回路 −〉・ 代理人弁理士 小川 勝馬（１１５１，゛＼ゝ÷
Claims (1)
- 【特許請求の範囲】 １、負荷手段と駆動ＭＯＳＦＥＴとの間に設けられ、そ
のゲートに電源電圧が定常的に供給されるカット用ＭＯ
ＳＦＥＴと、このカット用ＭＯＳＦＥＴと駆動ＭＯＳＦ
ＥＴの接続点から得られる出力信号が供給され、その動
作モードに応じて書き込み用高電圧又は比較的低い電圧
とされた電圧が選択的に供給される電源端子の電圧によ
って動作状態にされるＣＭＯＳインバータ回路と、上記
ＣＭＯＳインバータ回路の出力信号を受け、上記ＣＭＯ
Ｓインバータ回路の入力端子と上記電源端子との間に設
けられ、上記ＣＭＯＳインバータ回路における電源電圧
側のＭＯＳＦＥＴと同一導電型の帰還用ＭＯＳＦＥＴか
ら成るレベル変換回路とを含むことを特徴とする半導体
集積回路装置。 ２、上記レベル変換回路の出力信号は、電気的に書き込
み動作が行われるメモリセルで構成されたメモリアレイ
のワード線及びデータ線の選択信号を形成するものであ
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。 ３、上記メモリセルはＦＡＭＯＳトランジスタであるこ
とを特徴とする特許請求の範囲第１又は第２項記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158131A JPS6220200A (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158131A JPS6220200A (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6220200A true JPS6220200A (ja) | 1987-01-28 |
Family
ID=15664956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158131A Pending JPS6220200A (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220200A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311481A (en) * | 1992-12-17 | 1994-05-10 | Micron Technology, Inc. | Wordline driver circuit having a directly gated pull-down device |
| USRE35750E (en) * | 1992-12-17 | 1998-03-24 | Micron Technology, Inc. | Wordline driver circuit having an automatic precharge circuit |
-
1985
- 1985-07-19 JP JP60158131A patent/JPS6220200A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311481A (en) * | 1992-12-17 | 1994-05-10 | Micron Technology, Inc. | Wordline driver circuit having a directly gated pull-down device |
| USRE35750E (en) * | 1992-12-17 | 1998-03-24 | Micron Technology, Inc. | Wordline driver circuit having an automatic precharge circuit |
| USRE36821E (en) * | 1992-12-17 | 2000-08-15 | Micron Technology, Inc. | Wordline driver circuit having a directly gated pull-down device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6240027B1 (en) | Approach to provide high external voltage for flash memory erase | |
| EP0326878B1 (en) | Decoder driver circuit for programming high-capacitance lines | |
| JPH06338193A (ja) | 不揮発性半導体記憶装置 | |
| JPH02141994A (ja) | 不揮発性半導体メモリ | |
| US5703825A (en) | Semiconductor integrated circuit device having a leakage current reduction means | |
| JPS6220200A (ja) | 半導体集積回路装置 | |
| JP4519953B2 (ja) | メモリ回路用の電圧トランスレータ | |
| JPH01294297A (ja) | 不揮発性半導体記憶装置 | |
| JPH09214316A (ja) | 出力回路、リーク電流を減少させるための回路、トランジスタを選択的にスイッチするための方法および半導体メモリ | |
| JP2585530B2 (ja) | 半導体集積回路装置 | |
| JPS61113195A (ja) | 半導体記憶装置 | |
| JPS59117788A (ja) | Ｅｐｒｏｍ装置 | |
| JPS6145497A (ja) | 半導体記憶装置 | |
| JPS60211699A (ja) | 半導体集積回路装置 | |
| JPS6148196A (ja) | 半導体記憶装置 | |
| JPS61104397A (ja) | 半導体記憶装置 | |
| JPH025296A (ja) | 不揮発性記憶装置 | |
| JP2660734B2 (ja) | 半導体集積回路装置 | |
| JPH0743949B2 (ja) | 半導体記憶装置 | |
| JPH0245278B2 (ja) | ||
| US7372308B2 (en) | High-voltage generation circuits and nonvolatile semiconductor memory device with improved high-voltage efficiency and methods of operating | |
| JPS6325892A (ja) | 半導体記憶装置 | |
| JPS621192A (ja) | 半導体記憶装置 | |
| JPH059879B2 (ja) | ||
| JPH04134697A (ja) | 半導体集積回路装置 |