JPS6146055B2 - - Google Patents
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- JPS6146055B2 JPS6146055B2 JP55092104A JP9210480A JPS6146055B2 JP S6146055 B2 JPS6146055 B2 JP S6146055B2 JP 55092104 A JP55092104 A JP 55092104A JP 9210480 A JP9210480 A JP 9210480A JP S6146055 B2 JPS6146055 B2 JP S6146055B2
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- JP
- Japan
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- polycrystalline silicon
- type
- layer
- silicon layer
- wiring
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、高性能及び高集積の半導体装置にお
ける特に配線に関する。
ける特に配線に関する。
半導体装置、例えばシリコンゲートを用いて成
る相補性の絶縁ゲート型電界効果トランジスタの
集積回路に於ては、所謂不純物ドープ多結晶シリ
コンを含む多層配線の形成が高性能化及び高集積
化に影響を与えるもので、その配線形成の改善が
望まれている。
る相補性の絶縁ゲート型電界効果トランジスタの
集積回路に於ては、所謂不純物ドープ多結晶シリ
コンを含む多層配線の形成が高性能化及び高集積
化に影響を与えるもので、その配線形成の改善が
望まれている。
先ず、本発明の理解を容易にするために、第１
図を用いてシリコンゲートによる相補性絶縁ゲー
ト型電界効果トランジスタの集積回路の従来例に
ついて述べる。
図を用いてシリコンゲートによる相補性絶縁ゲー
ト型電界効果トランジスタの集積回路の従来例に
ついて述べる。
第１図Ａに示すように、先ず第１導電形の半導
体基体、例えばＮ形のシリコン半導体基体１に第
２導電形即ちＰ形の半導体島領域２を形成して
後、この島領域２の表面にＮ形のソース領域３及
びドレイン領域４を拡散形成し、また基体１の表
面にＰ形のソース領域５及びドレイン領域６を拡
散形成し、さらに基体１と島領域２の境部にチヤ
ンネルストツパーとなるＰ形領域７を形成する。
次いで夫々のソース及びドレイン領域３及び４，
５及び６間に跨つてSiO2等によるゲート絶縁層
８を形成して後、各Ｎ形のソース領域３及びドレ
イン領域４、Ｐ形のソース領域５及びドレイン領
域６上のSiO2による絶縁層９に夫々電極取出用
の窓孔１０，１１，１２，及び１３を形成する。
続いて各ゲート絶縁層８及び窓孔１０〜１３を含
む全面にＮ形不純物（例えばリン）をドープした
導電性のＮ形多結晶シリコン層１４を被着形成し
て後、Ｎ形多結晶シリコン層１４の一部即ちＰ形
のソース領域５及びドレイン領域６の電極取出部
に対応する部分を例えば選択的な不純物（Ｐ形）
ドープでＰ形の導電性多結晶シリコン層１５に変
換する。従つてこの場合多結晶シリコン層内には
一部においてPN接合が形成される。
体基体、例えばＮ形のシリコン半導体基体１に第
２導電形即ちＰ形の半導体島領域２を形成して
後、この島領域２の表面にＮ形のソース領域３及
びドレイン領域４を拡散形成し、また基体１の表
面にＰ形のソース領域５及びドレイン領域６を拡
散形成し、さらに基体１と島領域２の境部にチヤ
ンネルストツパーとなるＰ形領域７を形成する。
次いで夫々のソース及びドレイン領域３及び４，
５及び６間に跨つてSiO2等によるゲート絶縁層
８を形成して後、各Ｎ形のソース領域３及びドレ
イン領域４、Ｐ形のソース領域５及びドレイン領
域６上のSiO2による絶縁層９に夫々電極取出用
の窓孔１０，１１，１２，及び１３を形成する。
続いて各ゲート絶縁層８及び窓孔１０〜１３を含
む全面にＮ形不純物（例えばリン）をドープした
導電性のＮ形多結晶シリコン層１４を被着形成し
て後、Ｎ形多結晶シリコン層１４の一部即ちＰ形
のソース領域５及びドレイン領域６の電極取出部
に対応する部分を例えば選択的な不純物（Ｐ形）
ドープでＰ形の導電性多結晶シリコン層１５に変
換する。従つてこの場合多結晶シリコン層内には
一部においてPN接合が形成される。
このように導電性の多結晶シリコン層１４，１
５を形成して後、第１図Ｂ（要部拡大図、以下同
様）に示す如く、多結晶シリコン層１４，１５の
表面全面に例えば厚さ300Å〜2000Å程度の白金
Ptを蒸着し、熱処理してPtSi層１６を形成する。
このPtSi層１６の形成により多結晶シリコン層１
４，１５が２〜３Ω/cm2に低抵抗化されると共
に、Ｎ形多結晶シリコン層１４とＰ形多結晶シリ
コン層１５が互いに電気的に接合される。
５を形成して後、第１図Ｂ（要部拡大図、以下同
様）に示す如く、多結晶シリコン層１４，１５の
表面全面に例えば厚さ300Å〜2000Å程度の白金
Ptを蒸着し、熱処理してPtSi層１６を形成する。
このPtSi層１６の形成により多結晶シリコン層１
４，１５が２〜３Ω/cm2に低抵抗化されると共
に、Ｎ形多結晶シリコン層１４とＰ形多結晶シリ
コン層１５が互いに電気的に接合される。
次に、ホトレジストマスク１７を介してPtSi層
１６と共に多結晶シリコン１４，１５を所定パタ
ーンに選択エツチングし、夫々のゲート絶縁層８
上にＮ形多結晶シリコンからなるゲート電極１８
（図示せず）及び１９を、Ｎ形ソース領域３にＮ
形多結晶シリコンから成るソース電極２０（図示
せず）を、Ｐ形ソース領域５にＰ形多結晶シリコ
ンからなるソース電極２１を、また両ドレイン領
域４及び６間に夫々領域４及び６に接続する部分
をＮ形多結晶シリコン層１４及びＰ形多結晶シリ
コン層１５で形成して成るドレイン接続配線２２
を形成する（第１図Ｃ及びＤ）。この多結晶シリ
コン層に対する選択エツチングは、後述の理由か
らAr+等の不活性ガスを用いたイオンミリングに
よる物理的エツチングとCF4を用いたプラズマエ
ツチングにより行なわれる。
１６と共に多結晶シリコン１４，１５を所定パタ
ーンに選択エツチングし、夫々のゲート絶縁層８
上にＮ形多結晶シリコンからなるゲート電極１８
（図示せず）及び１９を、Ｎ形ソース領域３にＮ
形多結晶シリコンから成るソース電極２０（図示
せず）を、Ｐ形ソース領域５にＰ形多結晶シリコ
ンからなるソース電極２１を、また両ドレイン領
域４及び６間に夫々領域４及び６に接続する部分
をＮ形多結晶シリコン層１４及びＰ形多結晶シリ
コン層１５で形成して成るドレイン接続配線２２
を形成する（第１図Ｃ及びＤ）。この多結晶シリ
コン層に対する選択エツチングは、後述の理由か
らAr+等の不活性ガスを用いたイオンミリングに
よる物理的エツチングとCF4を用いたプラズマエ
ツチングにより行なわれる。
次に、SiO2又はSi3N4等による層間絶縁層２３
をCVD法（化学気相成長法）によつて被着形成
して後、例えばドレイン接続配線２２とコンタク
ト部に対応した部分にコンタクト用窓孔２４を形
成する（第１図Ｅ）。しかる後、この窓孔２４を
含む層間絶縁層２３上に順次チタン（Ti）、タン
グステン（Ｗ）及びアルミニウム（Al）を蒸着
し、所定パータンに選択エツチングしてTi−Ｗ
−Al構造によるメタル配線２５を形成する。斯
くして第１図Ｆに示すようなＮ形のソース領域３
及びドレイン領域４を有するＮチヤンネル絶縁ゲ
ート型電界効果トランジスタ（Ｎ−MOS）と、
Ｐ形のソース領域５及びドレイン領域６を有する
Ｐチヤンネル絶縁ゲート型電界効果トランジスタ
（Ｐ−MOS）とからなる相補性の絶縁ゲート型電
界効果トランジスタの集積回路が得られる。
をCVD法（化学気相成長法）によつて被着形成
して後、例えばドレイン接続配線２２とコンタク
ト部に対応した部分にコンタクト用窓孔２４を形
成する（第１図Ｅ）。しかる後、この窓孔２４を
含む層間絶縁層２３上に順次チタン（Ti）、タン
グステン（Ｗ）及びアルミニウム（Al）を蒸着
し、所定パータンに選択エツチングしてTi−Ｗ
−Al構造によるメタル配線２５を形成する。斯
くして第１図Ｆに示すようなＮ形のソース領域３
及びドレイン領域４を有するＮチヤンネル絶縁ゲ
ート型電界効果トランジスタ（Ｎ−MOS）と、
Ｐ形のソース領域５及びドレイン領域６を有する
Ｐチヤンネル絶縁ゲート型電界効果トランジスタ
（Ｐ−MOS）とからなる相補性の絶縁ゲート型電
界効果トランジスタの集積回路が得られる。
しかし乍ら、このような従来の集積回路特にそ
の配線形成においては下記の如き問題点があり、
高性能化及び高密度化に支障を来すものであつ
た。即ち、メタル配線２５はPtSi層１６に直接コ
ンタクトすることになるので、今迄の如きAlの
みではPtとの反応を起こし、良好な配線が出来
ず、且つ信頼性にも欠ける。したがつてこの場合
メタル配線２５としてはTi−Ｗ−Alの多層構造
を必要とする。しかし、TiあるいはＷはBNコン
ポジツトヒータの如く蒸着ダメージの少ないヒー
タで蒸着することが難しいので、電子ビーム蒸着
法、スパツター法で蒸着することになり、このた
め、蒸着ダメージが多くデバイスに悪影響を及ぼ
す。
の配線形成においては下記の如き問題点があり、
高性能化及び高密度化に支障を来すものであつ
た。即ち、メタル配線２５はPtSi層１６に直接コ
ンタクトすることになるので、今迄の如きAlの
みではPtとの反応を起こし、良好な配線が出来
ず、且つ信頼性にも欠ける。したがつてこの場合
メタル配線２５としてはTi−Ｗ−Alの多層構造
を必要とする。しかし、TiあるいはＷはBNコン
ポジツトヒータの如く蒸着ダメージの少ないヒー
タで蒸着することが難しいので、電子ビーム蒸着
法、スパツター法で蒸着することになり、このた
め、蒸着ダメージが多くデバイスに悪影響を及ぼ
す。
また、第１図ＤのPtSi層１６及び多結晶シリコ
ン層１４，１５の選択エツチングに関して、PtSi
層１６はプラズマエツチング又は溶解エツチング
等の化学的エツチング法が非常に難しいためイオ
ンミリング等の物理的エツチング法を用いねばな
らない。同時に多結晶シリコン層においても物理
的エツチング法が用いられる。即ち、通常Ｎ形多
結晶シリコン層１４とＰ形多結晶シリコン層１５
を同時にホトレジストマスクを介して化学的エツ
チング法（プラズマエツチング又は溶解エツチン
グ）で選択エツチングした場合、Ｎ形多結晶シリ
コンとＰ形多結晶シリコンのポテンシヤル差によ
る電気化学作用により、両者間にエツチング速度
差が生じ、Ｐ形多結晶シリコン層１５をジヤスト
エツチングすると、Ｎ形多結晶シリコン層１４は
オーバエツチングとなる。この理由で化学的エツ
チング法が使えない。しかるに、イオンミリング
は、PtSi、多結晶シリコン、SiO2等の物質による
エツチング速度差が少ないために物質間での選択
エツチングが出来ず、このために下地のSiO2層
即ち絶縁層９を厚くする必要がある。さらに、イ
オンミリングのみではパターン段差部で多結晶シ
リコンが残る事があるので、CF4プラズマによつ
て追加エツチングを必要とする。これが為、CF4
プラズマエツチングによつて第１図Ｄに示すよう
に多結晶シリコンのサイドエツチングでPtSi層の
ひさし部２６が生じ、且つ多結晶シリコン層１
４，１５とそのエツチング除去された部分との段
差と相俟つて層間絶縁層２３又はメタル配線２５
の形成の際に段切れが生じ易くなり高密度化に影
響を与える。又、イオンミリングで生じたダメー
ジが取りにくいためにデバイスに悪影響を残すこ
とがある。
ン層１４，１５の選択エツチングに関して、PtSi
層１６はプラズマエツチング又は溶解エツチング
等の化学的エツチング法が非常に難しいためイオ
ンミリング等の物理的エツチング法を用いねばな
らない。同時に多結晶シリコン層においても物理
的エツチング法が用いられる。即ち、通常Ｎ形多
結晶シリコン層１４とＰ形多結晶シリコン層１５
を同時にホトレジストマスクを介して化学的エツ
チング法（プラズマエツチング又は溶解エツチン
グ）で選択エツチングした場合、Ｎ形多結晶シリ
コンとＰ形多結晶シリコンのポテンシヤル差によ
る電気化学作用により、両者間にエツチング速度
差が生じ、Ｐ形多結晶シリコン層１５をジヤスト
エツチングすると、Ｎ形多結晶シリコン層１４は
オーバエツチングとなる。この理由で化学的エツ
チング法が使えない。しかるに、イオンミリング
は、PtSi、多結晶シリコン、SiO2等の物質による
エツチング速度差が少ないために物質間での選択
エツチングが出来ず、このために下地のSiO2層
即ち絶縁層９を厚くする必要がある。さらに、イ
オンミリングのみではパターン段差部で多結晶シ
リコンが残る事があるので、CF4プラズマによつ
て追加エツチングを必要とする。これが為、CF4
プラズマエツチングによつて第１図Ｄに示すよう
に多結晶シリコンのサイドエツチングでPtSi層の
ひさし部２６が生じ、且つ多結晶シリコン層１
４，１５とそのエツチング除去された部分との段
差と相俟つて層間絶縁層２３又はメタル配線２５
の形成の際に段切れが生じ易くなり高密度化に影
響を与える。又、イオンミリングで生じたダメー
ジが取りにくいためにデバイスに悪影響を残すこ
とがある。
本発明は、上述の点に鑑み、高集積度化及び高
性能化を可能にした半導体装置を提供するもので
ある。
性能化を可能にした半導体装置を提供するもので
ある。
以下、第２図を参照して本発明による半導体装
置をその製法と共に詳細に説明しよう。なお、本
実施例はいずれも第１図と同様のシリコンゲート
を用いて成る相補性絶縁ゲート型電界効果トラン
ジスタの集積回路の製造に適用した場合である。
置をその製法と共に詳細に説明しよう。なお、本
実施例はいずれも第１図と同様のシリコンゲート
を用いて成る相補性絶縁ゲート型電界効果トラン
ジスタの集積回路の製造に適用した場合である。
第２図Ａで示す導電性多結晶シリコン層を形成
するまでの工程は第１図と同様である。即ち、第
１導電形の半導体基体、例えばＮ形のシリコン半
導体基体１の一主面に第２導電形すなわちＰ形の
半導体島領域２を形成して後、この島領域２の表
面にＮ形のソース領域３及びドレイン領域４を拡
散形成し、また基体１の表面にＰ形のソース領域
５及びドレイン領域６を拡散形成し、さらに基体
１と島領域２の境部にチヤンネルストツパーとな
るＰ形領域７を形成する。次いで夫々のソース及
びドレイン領域３及び４，５及び６間に跨つて
SiO2等によるゲート絶縁層８を形成して後、各
Ｎ形のソース領域３及びドレイン領域６上の
SiO2による絶縁層９に夫々電極取出用の窓孔１
０，１１，１２及び１３を形成する。次いで各ゲ
ート絶縁層８及び各窓孔１０〜１３を含む全面に
Ｎ形不純物（例えばリン）をドープした導電性の
Ｎ形多結晶シリコン層１４を被着形成し、さらに
Ｎ形多結晶シリコン層１４の一部、即ちＰ形のソ
ース領域５及びドレイン領域６の電極取出部に対
応する部分を選択的なＰ形不純物（例えばホウ
素）のドープでＰ形の導電性多結晶シリコン層１
５に変換する。これにより多結晶シリコン層内に
は一部においてPN接合が形成される。
するまでの工程は第１図と同様である。即ち、第
１導電形の半導体基体、例えばＮ形のシリコン半
導体基体１の一主面に第２導電形すなわちＰ形の
半導体島領域２を形成して後、この島領域２の表
面にＮ形のソース領域３及びドレイン領域４を拡
散形成し、また基体１の表面にＰ形のソース領域
５及びドレイン領域６を拡散形成し、さらに基体
１と島領域２の境部にチヤンネルストツパーとな
るＰ形領域７を形成する。次いで夫々のソース及
びドレイン領域３及び４，５及び６間に跨つて
SiO2等によるゲート絶縁層８を形成して後、各
Ｎ形のソース領域３及びドレイン領域６上の
SiO2による絶縁層９に夫々電極取出用の窓孔１
０，１１，１２及び１３を形成する。次いで各ゲ
ート絶縁層８及び各窓孔１０〜１３を含む全面に
Ｎ形不純物（例えばリン）をドープした導電性の
Ｎ形多結晶シリコン層１４を被着形成し、さらに
Ｎ形多結晶シリコン層１４の一部、即ちＰ形のソ
ース領域５及びドレイン領域６の電極取出部に対
応する部分を選択的なＰ形不純物（例えばホウ
素）のドープでＰ形の導電性多結晶シリコン層１
５に変換する。これにより多結晶シリコン層内に
は一部においてPN接合が形成される。
このように多結晶シリコン層１４，１５を形成
して後、第２図Ｂに示すように多結晶シリコン層
１４，１５の表面を酸化して厚さ100〜500Å程度
の薄いSiO2膜３１を形成し、続いてSiO2膜３１
上にCVD法により厚さ400〜1000Å程度のSi3N4
膜３２を形成する。このSiO2膜３１は後の多結
晶シリコンの選択酸化をする際のストレスを緩和
するためのものである。
して後、第２図Ｂに示すように多結晶シリコン層
１４，１５の表面を酸化して厚さ100〜500Å程度
の薄いSiO2膜３１を形成し、続いてSiO2膜３１
上にCVD法により厚さ400〜1000Å程度のSi3N4
膜３２を形成する。このSiO2膜３１は後の多結
晶シリコンの選択酸化をする際のストレスを緩和
するためのものである。
次に、Si3N4膜３２上に所定パターンのホトレ
ジストマスク３３を被着形成し、このマスク３３
を介してSi3N4膜３２及びSiO2膜３３を選択的に
エツチング除去すると共に、さらにプラズマエツ
チング又は溶解エツチング等の化学的エツチング
法を用いてその下の多結晶シリコン層１４，１５
を厚さの半分程度までエツチング除去する（第２
図Ｃ）。ここでＰ形多結晶シリコン層１５及びＮ
形多結晶シリコン層１４の混在したPN接合を含
む領域の選択エツチングについてみると、電気化
学作用はＮ形多結晶シリコン層１４がジヤストエ
ツチングした時点から急激に大きくなりＰ形多結
晶シリコン層１５がジヤストエツチングされる迄
Ｎ形多結晶シリコン層を通常のエツチング速度よ
り早いエツチング速度でサイドエツチングする
が、Ｎ形多結晶シリコン層がジヤストエツチング
する迄はそのサイドエツチング量はＰ形多結晶シ
リコン層とＮ形多結晶シリコン層とにおいて大差
ない。
ジストマスク３３を被着形成し、このマスク３３
を介してSi3N4膜３２及びSiO2膜３３を選択的に
エツチング除去すると共に、さらにプラズマエツ
チング又は溶解エツチング等の化学的エツチング
法を用いてその下の多結晶シリコン層１４，１５
を厚さの半分程度までエツチング除去する（第２
図Ｃ）。ここでＰ形多結晶シリコン層１５及びＮ
形多結晶シリコン層１４の混在したPN接合を含
む領域の選択エツチングについてみると、電気化
学作用はＮ形多結晶シリコン層１４がジヤストエ
ツチングした時点から急激に大きくなりＰ形多結
晶シリコン層１５がジヤストエツチングされる迄
Ｎ形多結晶シリコン層を通常のエツチング速度よ
り早いエツチング速度でサイドエツチングする
が、Ｎ形多結晶シリコン層がジヤストエツチング
する迄はそのサイドエツチング量はＰ形多結晶シ
リコン層とＮ形多結晶シリコン層とにおいて大差
ない。
次に、ホトレジスト層３３を除去し、Si3N4膜
３２をマスクにしてその薄くなつた多結晶シリコ
ン層１４，１５を厚さの全てにわたつて選択酸化
して、その所謂フイールド部をSiO2の絶縁層３
４に変換し、夫々のゲート絶縁層８上にＮ形多結
晶シリコンからなるゲート電極３５（図示せず）
及び３６を、Ｎ形ソース領域３にＮ形多結晶シリ
コンから成るソース電極３７（図示せず）を、Ｐ
形ソース領域５にＰ形多結晶シリコンからなるソ
ース電極３８を、また両ドレイン領域４及び６間
に夫々領域４及び６に接続する部分をＮ形多結晶
シリコン１４及びＰ形多結晶シリコン層１５で形
成して成るドレイン接続配線３９を形成する（第
２図Ｄ）。
３２をマスクにしてその薄くなつた多結晶シリコ
ン層１４，１５を厚さの全てにわたつて選択酸化
して、その所謂フイールド部をSiO2の絶縁層３
４に変換し、夫々のゲート絶縁層８上にＮ形多結
晶シリコンからなるゲート電極３５（図示せず）
及び３６を、Ｎ形ソース領域３にＮ形多結晶シリ
コンから成るソース電極３７（図示せず）を、Ｐ
形ソース領域５にＰ形多結晶シリコンからなるソ
ース電極３８を、また両ドレイン領域４及び６間
に夫々領域４及び６に接続する部分をＮ形多結晶
シリコン１４及びＰ形多結晶シリコン層１５で形
成して成るドレイン接続配線３９を形成する（第
２図Ｄ）。
次に、例えばドレイン接続配線３９とのコンタ
クト窓に対応した部分のSi3N4膜３２ａを残し
て、他部分のSi3N4膜３２及びその直下のSiO2３
１を選択的にエツチング除去する。この場合、残
存のSi3N4膜３２の幅は、爾後に形成する層間絶
縁膜のサイドエツチング量とマスク合せ誤差を含
んだ寸法となす。しかる後、白金（Pt）を全面蒸
着し、400℃〜500℃の熱処理でシリサイド化し、
Si3N4膜３２ａ以外の多結晶シリコン層表面に低
抵抗のPtSi層４０を形成する（第２図Ｅ）。この
PtSi層４０により多結晶シリコン層による電極、
配線は低抵抗化され、且つドレイン接続配線３９
におけるＮ形多結晶シリコン層１４とＰ形多結晶
シリコン層１５との電気的接合がなされる。
クト窓に対応した部分のSi3N4膜３２ａを残し
て、他部分のSi3N4膜３２及びその直下のSiO2３
１を選択的にエツチング除去する。この場合、残
存のSi3N4膜３２の幅は、爾後に形成する層間絶
縁膜のサイドエツチング量とマスク合せ誤差を含
んだ寸法となす。しかる後、白金（Pt）を全面蒸
着し、400℃〜500℃の熱処理でシリサイド化し、
Si3N4膜３２ａ以外の多結晶シリコン層表面に低
抵抗のPtSi層４０を形成する（第２図Ｅ）。この
PtSi層４０により多結晶シリコン層による電極、
配線は低抵抗化され、且つドレイン接続配線３９
におけるＮ形多結晶シリコン層１４とＰ形多結晶
シリコン層１５との電気的接合がなされる。
次に、王水によつてSi3N4膜３２ａ上のPt層４
１を除去すると共に、さらにSi3N4膜３２ａ及び
その直下のSiO2膜３１をエツチング除去して
後、全面にSiO2の如き層間絶縁層４２を形成す
る（第２図Ｆ）。
１を除去すると共に、さらにSi3N4膜３２ａ及び
その直下のSiO2膜３１をエツチング除去して
後、全面にSiO2の如き層間絶縁層４２を形成す
る（第２図Ｆ）。
しかる後、コンタクト窓に対応する部分（PtSi
層の形成されていない部分）の層間絶縁層４２に
窓孔４３を形成し、次いで全面にアルミニウム蒸
着を施し、このアルミニウムを所定パターンに選
択エツチングしてドレイン接続配線３９とコンタ
クトされたアルミニウム配線４４を形成する。斯
くして、第２図Ｇに示すように、Ｎ形のソース領
域３及びドレイン領域４を有するＮチヤンネル絶
縁ゲート型電界効果トランジスタ（Ｎ−MOS）
と、Ｐ形のソース領域５及びドレイン領域６を有
するＰチヤンネル絶縁ゲート型電界効果トランジ
スタ（Ｐ−MOS）とからなる相補性の絶縁ゲー
ト型電界効果トランジスタ集積回路が得られる。
層の形成されていない部分）の層間絶縁層４２に
窓孔４３を形成し、次いで全面にアルミニウム蒸
着を施し、このアルミニウムを所定パターンに選
択エツチングしてドレイン接続配線３９とコンタ
クトされたアルミニウム配線４４を形成する。斯
くして、第２図Ｇに示すように、Ｎ形のソース領
域３及びドレイン領域４を有するＮチヤンネル絶
縁ゲート型電界効果トランジスタ（Ｎ−MOS）
と、Ｐ形のソース領域５及びドレイン領域６を有
するＰチヤンネル絶縁ゲート型電界効果トランジ
スタ（Ｐ−MOS）とからなる相補性の絶縁ゲー
ト型電界効果トランジスタ集積回路が得られる。
かかる集積回路によれば、ドレイン接続配線３
９の所謂メタル配線４４とのコンタクト部分は第
２図Ｅの工程でSi3N4膜３２ａによつて層間絶縁
層４２が形成されないので、メタル配線４４とし
てはアルミニウムを使用することが出来、従来の
如きTi−Ｗ−Al多層構造とした場合の蒸着ダメ
ージが回避され、より信頼性のよいデバイスが得
られる。また、多結晶シリコン層の接合部にオー
ミツク接続を形成する金属として白金のような耐
熱性の高い貴金属を用いていることにより、熱処
理工程の際に金属が拡散して他部へ影響を与える
ような虞れはなく、また製造プロセス上の熱処理
温度の制約もなくすことができる。しかも、熱処
理プロセス後の多層配線としては安価なAlを配
線の信頼性を損うことなく用いることができる。
９の所謂メタル配線４４とのコンタクト部分は第
２図Ｅの工程でSi3N4膜３２ａによつて層間絶縁
層４２が形成されないので、メタル配線４４とし
てはアルミニウムを使用することが出来、従来の
如きTi−Ｗ−Al多層構造とした場合の蒸着ダメ
ージが回避され、より信頼性のよいデバイスが得
られる。また、多結晶シリコン層の接合部にオー
ミツク接続を形成する金属として白金のような耐
熱性の高い貴金属を用いていることにより、熱処
理工程の際に金属が拡散して他部へ影響を与える
ような虞れはなく、また製造プロセス上の熱処理
温度の制約もなくすことができる。しかも、熱処
理プロセス後の多層配線としては安価なAlを配
線の信頼性を損うことなく用いることができる。
また、導電性の多結晶シリコン層１４，１５を
形成して後、ゲート電極３５，３６、ソース電極
３７，３８及びドレイン接続配線３９を得るに際
して、Si3N4膜３２をマスクにその所謂フイール
ド部に対応する部分の多結晶シリコン層を選択的
にその厚さの半ばまで化学的エツチングによつて
除去し、次いでその薄くなつた部分を選択酸化し
て各電極及び接続配線間をSiO2による絶縁層分
離したことにより、電極及び接続配線となる多結
晶シリコン層とその間のフイールド部とが平坦に
近い状態となる。従つて、層間段差の少ないデバ
イスを形成でき、層間絶縁層４２及びアルミニウ
ム配線４４等を段切れなく形成でき、結果として
集積度の向上が望める。又、多結晶シリコン層の
選択エツチングに際しては高価なイオンミリング
装置を用いずに通常の化学的エツチング法でエツ
チングでき、従つて安価で且つダメージのないデ
バイスが得られる。
形成して後、ゲート電極３５，３６、ソース電極
３７，３８及びドレイン接続配線３９を得るに際
して、Si3N4膜３２をマスクにその所謂フイール
ド部に対応する部分の多結晶シリコン層を選択的
にその厚さの半ばまで化学的エツチングによつて
除去し、次いでその薄くなつた部分を選択酸化し
て各電極及び接続配線間をSiO2による絶縁層分
離したことにより、電極及び接続配線となる多結
晶シリコン層とその間のフイールド部とが平坦に
近い状態となる。従つて、層間段差の少ないデバ
イスを形成でき、層間絶縁層４２及びアルミニウ
ム配線４４等を段切れなく形成でき、結果として
集積度の向上が望める。又、多結晶シリコン層の
選択エツチングに際しては高価なイオンミリング
装置を用いずに通常の化学的エツチング法でエツ
チングでき、従つて安価で且つダメージのないデ
バイスが得られる。
なお、上例では相補性絶縁ゲート型電界効果ト
ランジスタの集積回路に適用したが、CCD素子
等にも応用できる。
ランジスタの集積回路に適用したが、CCD素子
等にも応用できる。
第１図Ａ〜Ｆは従来例を示す工程順の断面図、
第２図Ａ〜Ｇは本発明の製法例を示す工程順の断
面図である。 １は半導体基体、２は島領域、３，５はソース
領域、４，６はドレイン領域、１４，１５は多結
晶シリコン層、３１はSiO2膜、３２はSi3N4膜、
３４は選択酸化による絶縁層、４４はメタル配線
である。
第２図Ａ〜Ｇは本発明の製法例を示す工程順の断
面図である。 １は半導体基体、２は島領域、３，５はソース
領域、４，６はドレイン領域、１４，１５は多結
晶シリコン層、３１はSiO2膜、３２はSi3N4膜、
３４は選択酸化による絶縁層、４４はメタル配線
である。
Claims (1)
- １ 半導体基板上に半導体層からなる配線が形成
されてなり、該配線は少なくとも表面に貴金属と
の合金層が形成されてなるPN接合を含み、該合
金層が形成されていない上記配線領域上にコンタ
クト窓を有する絶縁層を介して、上記貴金属と反
応する金属配線が上記配線と接続されていること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9210480A JPS5717147A (en) | 1980-07-04 | 1980-07-04 | Wiring formation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9210480A JPS5717147A (en) | 1980-07-04 | 1980-07-04 | Wiring formation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5717147A JPS5717147A (en) | 1982-01-28 |
| JPS6146055B2 true JPS6146055B2 (ja) | 1986-10-11 |
Family
ID=14045127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9210480A Granted JPS5717147A (en) | 1980-07-04 | 1980-07-04 | Wiring formation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5717147A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5297688A (en) * | 1976-02-10 | 1977-08-16 | Nec Corp | Semiconductor device |
| JPS5366189A (en) * | 1976-11-26 | 1978-06-13 | Hitachi Ltd | Production of complementary type mis semiconductor device |
-
1980
- 1980-07-04 JP JP9210480A patent/JPS5717147A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5717147A (en) | 1982-01-28 |
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