JPS6146860B2 - - Google Patents
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- Publication number
- JPS6146860B2 JPS6146860B2 JP56155801A JP15580181A JPS6146860B2 JP S6146860 B2 JPS6146860 B2 JP S6146860B2 JP 56155801 A JP56155801 A JP 56155801A JP 15580181 A JP15580181 A JP 15580181A JP S6146860 B2 JPS6146860 B2 JP S6146860B2
- Authority
- JP
- Japan
- Prior art keywords
- shift
- circuit
- output
- mode setting
- setting register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置における診断回路に関
する。
する。
従来のデータ処理装置ではシフト機能を有する
レジスタを縦続接続し１本のシフトパスを構成し
て回路の試験あるいは診断を行つてきたが一方向
のみのシフトパスの場合、シフトパス中に故障が
あつても故障箇所を容易に切り分けできず、した
がつて１本のシフトパスが複数の交換単位の回路
から構成される場合でも故障時にシフトパスを構
成するすべての回路部を交換する必要があつた。
また、故障箇所を容易に切り分け可能とするため
に両方向のシフトパスを設ける場合は回路が複雑
になりかつ金物量が増大する欠点をもつていた。
レジスタを縦続接続し１本のシフトパスを構成し
て回路の試験あるいは診断を行つてきたが一方向
のみのシフトパスの場合、シフトパス中に故障が
あつても故障箇所を容易に切り分けできず、した
がつて１本のシフトパスが複数の交換単位の回路
から構成される場合でも故障時にシフトパスを構
成するすべての回路部を交換する必要があつた。
また、故障箇所を容易に切り分け可能とするため
に両方向のシフトパスを設ける場合は回路が複雑
になりかつ金物量が増大する欠点をもつていた。
本発明の目的は少ない金物量で一定のシフトパ
ス単位毎に試験あるいは診断可能にすることによ
り、シフトパスの故障部分を切り分け可能にした
診断回路を有するデータ処理装置を提供すること
にある。
ス単位毎に試験あるいは診断可能にすることによ
り、シフトパスの故障部分を切り分け可能にした
診断回路を有するデータ処理装置を提供すること
にある。
前記目的を達成するために本発明によりデータ
処理装置の診断回路は多数のシフトレジスタを接
続してなり、相互に論理的に接続された複数のシ
フトパス単位と、前段のシフトパス単位出力か、
自段のシフトパス単位出力のいずれかを出力する
シフトパス出力信号切換回路と、前記シフトパス
出力信号切換回路の切換モードがシフトイン信号
の所定値により設定されるモード設定レジスタ
と、前記モード設定レジスタをシフトパス単位か
ら切離し、シフトパス動作中に前記モード設定レ
ジスタの内容を保持する制御回路とで構成してあ
る。
処理装置の診断回路は多数のシフトレジスタを接
続してなり、相互に論理的に接続された複数のシ
フトパス単位と、前段のシフトパス単位出力か、
自段のシフトパス単位出力のいずれかを出力する
シフトパス出力信号切換回路と、前記シフトパス
出力信号切換回路の切換モードがシフトイン信号
の所定値により設定されるモード設定レジスタ
と、前記モード設定レジスタをシフトパス単位か
ら切離し、シフトパス動作中に前記モード設定レ
ジスタの内容を保持する制御回路とで構成してあ
る。
上記構成によれば各シフトパス単位を含む回路
ブロツク毎に故障切り分けが可能となり本発明の
目的は完全に達成される。
ブロツク毎に故障切り分けが可能となり本発明の
目的は完全に達成される。
以下、図面を参照して本発明をさらに詳しく説
明する。
明する。
第１図は本発明によるデータ処理装置の一実施
例を示すブロツク図で、多数のシフトレジスタを
接続してなるシフトパスをもつ複数の回路ブロツ
クとその制御回路から構成される例である。本実
施例は一定のシフトパス単位を含み構成される回
路ブロツクを２つ接続して一つのシフトパスを形
成したものである。
例を示すブロツク図で、多数のシフトレジスタを
接続してなるシフトパスをもつ複数の回路ブロツ
クとその制御回路から構成される例である。本実
施例は一定のシフトパス単位を含み構成される回
路ブロツクを２つ接続して一つのシフトパスを形
成したものである。
図中、３は回路ブロツクとを接続する端子
を示しており、回路ブロツクはモード設定レジ
スタ１と、NAND回路３１〜３４および３６〜３
９により構成されモード設定レジスタ１をシフト
パスより切り離し制御をする制御回路と、シフト
レジスタ１１〜１ｎにより構成され、回路ブロツ
クはシフトパス出力信号切換回路２と、シフト
レジスタ２１〜２ｍにより構成される。シフトモ
ード信号１０１はモード設定レジスタ１、シフト
レジスタ１１〜１ｎおよびシフトレジスタ２１〜
２ｍに接続され、クロツク信号１０２はNAND回
路３２〜３４で構成されるOR回路の出力１０６
を通してモード設定レジスタ１へ、さらにシフト
レジスタ１１〜１ｎ、シフトレジスタ２１〜２ｍ
へと接続される。モード切換信号１０３はNAND
回路３１の出力１０５を通してNAND回路３２に
接続され、また、NAND回路３１の出力１０４を
通してNAND回路３３、AND回路３５および
NAND回路３６に接続される。
を示しており、回路ブロツクはモード設定レジ
スタ１と、NAND回路３１〜３４および３６〜３
９により構成されモード設定レジスタ１をシフト
パスより切り離し制御をする制御回路と、シフト
レジスタ１１〜１ｎにより構成され、回路ブロツ
クはシフトパス出力信号切換回路２と、シフト
レジスタ２１〜２ｍにより構成される。シフトモ
ード信号１０１はモード設定レジスタ１、シフト
レジスタ１１〜１ｎおよびシフトレジスタ２１〜
２ｍに接続され、クロツク信号１０２はNAND回
路３２〜３４で構成されるOR回路の出力１０６
を通してモード設定レジスタ１へ、さらにシフト
レジスタ１１〜１ｎ、シフトレジスタ２１〜２ｍ
へと接続される。モード切換信号１０３はNAND
回路３１の出力１０５を通してNAND回路３２に
接続され、また、NAND回路３１の出力１０４を
通してNAND回路３３、AND回路３５および
NAND回路３６に接続される。
シフトイン信号２０１はモード設定レジスタ１
に接続され、このモード設定レジスタ１の出力１
０７はNAND回路３３へ、また出力２０２は
NAND回路３７〜３９で構成されるOR回路の出
力２０３よりシフトレジスタ１１に接続される。
シフトレジスタ１１のシフトアウト信号２０４は
ｎ―２個のシフトレジスタを経由してシフトレジ
スタ１ｎのシフトアウト信号２０５はシフトパス
出力信号切換回路２の一方の入力に接続され、ま
たシフトレジスタ２１に接続される。このシフト
レジスタ２１のシフトアウト信号２０６はｍ―２
個のシフトレジスタを経由してシフトレジスタ２
ｍに接続され、シフトレジスタ２ｍのシフトアウ
ト信号２０７は前記シフトパス出力信号切換回路
２のもう一方の入力に接続され、出力２０８がシ
フトアウト信号となる。またモード設定レジスタ
の第２ビツトの出力１０８はAND回路３５を通
して出力１０９になり切換信号としてシフトパス
出力信号切換回路２に供給される。
に接続され、このモード設定レジスタ１の出力１
０７はNAND回路３３へ、また出力２０２は
NAND回路３７〜３９で構成されるOR回路の出
力２０３よりシフトレジスタ１１に接続される。
シフトレジスタ１１のシフトアウト信号２０４は
ｎ―２個のシフトレジスタを経由してシフトレジ
スタ１ｎのシフトアウト信号２０５はシフトパス
出力信号切換回路２の一方の入力に接続され、ま
たシフトレジスタ２１に接続される。このシフト
レジスタ２１のシフトアウト信号２０６はｍ―２
個のシフトレジスタを経由してシフトレジスタ２
ｍに接続され、シフトレジスタ２ｍのシフトアウ
ト信号２０７は前記シフトパス出力信号切換回路
２のもう一方の入力に接続され、出力２０８がシ
フトアウト信号となる。またモード設定レジスタ
の第２ビツトの出力１０８はAND回路３５を通
して出力１０９になり切換信号としてシフトパス
出力信号切換回路２に供給される。
次にシフトパスの故障診断の動作について説明
する。
する。
通常の動作ではモード切換信号１０３を論理
０、シフトモード信号１０１を論理１にしてクロ
ツク１０２が供給されるのでシフトイン信号はパ
ス２０１―２０２―２０３―２０４―２０５―２
０６―２０７―２０８を通してシフトアウトされ
る。２０１〜２０８は故障が検出されたとき故障
箇所を交換単位であるブロツク、ブロツクに
切り分けする場合、まずモード設定レジスタ１に
モード値をシフトインする。この場合モード設定
レジスタ１のａビツトには論理１、ｂビツトにも
論理１が設定される。次にモード切換信号１０３
を論理１にすることにより回路ブロツク側のシ
フトパスのみ診断可能となる。モード切換信号１
０３の論理１ではNAND回路３１の出力１０５は
論理０となり、また前記ａビツトにセツトした値
により出力１０７は論理０となりNAND回路３２
および３３によりクロツク信号１０２のモード設
定レジスタ１への供給が停止される。また、
NAND３１の出力１０４が論理１になりAND回
路３５の出力１０９が有効になりｂビツトの値論
理１が伝達され、この結果、シフトパス出力切換
回路２は切換えられて回路ブロツクのシフトパ
ス単位の出力２０５が２０８に出力される。さら
にNAND回路３６によりNAND回路３８が閉じる
ためシフトウアト信号２０２の回路ブロツクの
シフトパス単位への供給は断たれ、モード設定レ
ジスタ１はシフトパスから切離される。シフトパ
スは２０１―２０３―２０４―２０５―２０８と
形成され、このような状態でクロツクを供給する
ことによりブロツクのシフトパスとは無関係に
ブロツクのシフトパスの診断を行うことができ
るため両ブロツクの故障箇所切り分けが可能とな
る。
０、シフトモード信号１０１を論理１にしてクロ
ツク１０２が供給されるのでシフトイン信号はパ
ス２０１―２０２―２０３―２０４―２０５―２
０６―２０７―２０８を通してシフトアウトされ
る。２０１〜２０８は故障が検出されたとき故障
箇所を交換単位であるブロツク、ブロツクに
切り分けする場合、まずモード設定レジスタ１に
モード値をシフトインする。この場合モード設定
レジスタ１のａビツトには論理１、ｂビツトにも
論理１が設定される。次にモード切換信号１０３
を論理１にすることにより回路ブロツク側のシ
フトパスのみ診断可能となる。モード切換信号１
０３の論理１ではNAND回路３１の出力１０５は
論理０となり、また前記ａビツトにセツトした値
により出力１０７は論理０となりNAND回路３２
および３３によりクロツク信号１０２のモード設
定レジスタ１への供給が停止される。また、
NAND３１の出力１０４が論理１になりAND回
路３５の出力１０９が有効になりｂビツトの値論
理１が伝達され、この結果、シフトパス出力切換
回路２は切換えられて回路ブロツクのシフトパ
ス単位の出力２０５が２０８に出力される。さら
にNAND回路３６によりNAND回路３８が閉じる
ためシフトウアト信号２０２の回路ブロツクの
シフトパス単位への供給は断たれ、モード設定レ
ジスタ１はシフトパスから切離される。シフトパ
スは２０１―２０３―２０４―２０５―２０８と
形成され、このような状態でクロツクを供給する
ことによりブロツクのシフトパスとは無関係に
ブロツクのシフトパスの診断を行うことができ
るため両ブロツクの故障箇所切り分けが可能とな
る。
本発明は以上説明したように回路ブロツクにシ
フトパス出力切換回路をもたせ、このシフトパス
出力切換回路の切換モードを設定するモード設定
レジスタを故障箇所切り分け動作中シフトパスよ
り切離すことによりシフトパスの故障診断を回路
ブロツク単位に容易に行なうことができる効果が
ある。
フトパス出力切換回路をもたせ、このシフトパス
出力切換回路の切換モードを設定するモード設定
レジスタを故障箇所切り分け動作中シフトパスよ
り切離すことによりシフトパスの故障診断を回路
ブロツク単位に容易に行なうことができる効果が
ある。
第１図は本発明によるデータ処理装置の実施例
を示すブロツク図である。 １……モード設定レジスタ、２……シフトパス
出力信号切換回路、３……ブロツク間接続端子、
１１〜１ｎ・２１〜２ｍ……シフトレジスタ、３
１〜３４・３６〜３９……NAND回路、３５……
AND回路。
を示すブロツク図である。 １……モード設定レジスタ、２……シフトパス
出力信号切換回路、３……ブロツク間接続端子、
１１〜１ｎ・２１〜２ｍ……シフトレジスタ、３
１〜３４・３６〜３９……NAND回路、３５……
AND回路。
Claims (1)
- １ 多数のシフトレジスタを接続してなり、相互
に論理的に接続された複数のシフトパス単位と、
前段のシフトパス単位出力か、自段のシフトパス
単位出力のいずれかを出力するシフトパス出力信
号切換回路と、前記シフトパス出力信号切換回路
の切換モードがシフトイン信号の所定値により設
定されるモード設定レジスタと、前記モード設定
レジスタをシフトパス単位から切離し、シフトパ
ス動作中に前記モード設定レジスタの内容を保持
する制御回路とからなる診断回路を有するデータ
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155801A JPS5856047A (ja) | 1981-09-29 | 1981-09-29 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155801A JPS5856047A (ja) | 1981-09-29 | 1981-09-29 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856047A JPS5856047A (ja) | 1983-04-02 |
| JPS6146860B2 true JPS6146860B2 (ja) | 1986-10-16 |
Family
ID=15613738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155801A Granted JPS5856047A (ja) | 1981-09-29 | 1981-09-29 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856047A (ja) |
-
1981
- 1981-09-29 JP JP56155801A patent/JPS5856047A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856047A (ja) | 1983-04-02 |
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