JPS6146868B2 - - Google Patents
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- JPS6146868B2 JPS6146868B2 JP56105814A JP10581481A JPS6146868B2 JP S6146868 B2 JPS6146868 B2 JP S6146868B2 JP 56105814 A JP56105814 A JP 56105814A JP 10581481 A JP10581481 A JP 10581481A JP S6146868 B2 JPS6146868 B2 JP S6146868B2
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- processors
- register
- processor
- connection line
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8023—Two dimensional arrays, e.g. mesh, torus
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、複数個のプロセツサをアレイ状に配
列し、行及び列方向の隣接プロセツサ間でリツプ
ルキヤリ及びそれ以外のデータを転送しつつデー
タ処理を行うデータ処理装置において、プロセツ
サ間接続線を低減し小形化を図つたデータ処理装
置に関する。
列し、行及び列方向の隣接プロセツサ間でリツプ
ルキヤリ及びそれ以外のデータを転送しつつデー
タ処理を行うデータ処理装置において、プロセツ
サ間接続線を低減し小形化を図つたデータ処理装
置に関する。
集積回路技術の進歩により高い集積度の集積回
路ICが実現されつつあるが、ICや基板等の装置
構成ユニツト相互間の接続線の数はそれほど低減
されていない。このため装置構成ユニツトの端子
数が多くなり、ICチツプのサイズに比べICパツ
ケージが、ICパツケージ占有空間に比べ基板サ
イズかそれぞれ相当大きくなつてしまうという傾
向が顕著になりつつある。特に１ビツト構成のブ
ロセツサを数十個以上搭載した複数のICによる
並列処理を利用して高性能化をはかつたデータ処
理装置においては、ICあるいは複数のICを搭載
した基板等の装置構成ユニツト間の接続線数の多
さが装置小形化のネツクとなつている。
路ICが実現されつつあるが、ICや基板等の装置
構成ユニツト相互間の接続線の数はそれほど低減
されていない。このため装置構成ユニツトの端子
数が多くなり、ICチツプのサイズに比べICパツ
ケージが、ICパツケージ占有空間に比べ基板サ
イズかそれぞれ相当大きくなつてしまうという傾
向が顕著になりつつある。特に１ビツト構成のブ
ロセツサを数十個以上搭載した複数のICによる
並列処理を利用して高性能化をはかつたデータ処
理装置においては、ICあるいは複数のICを搭載
した基板等の装置構成ユニツト間の接続線数の多
さが装置小形化のネツクとなつている。
従来、行及び列方向（上下左右）の隣接するプ
ロセツサ間でリツプルキヤリとそれ以外のデータ
を転送することが要求されるデータ処理装置で
は、プロセツサ間の接続は第１図に示すようにな
つていた。図中１はプロセツサ、２はリツプルキ
ヤリ以外のデータを転送する隣接プロセツサ間接
続線、３はリツプルキヤリ転送用の隣接プロセツ
サ間接続線、４は複数個のプロセツサから構成さ
れる装置構成ユニツトであり、この図は９個のプ
ロセツサから構成される場合を例示している。こ
の構成では各プロセツサが上下左右の隣接プロセ
ツサ間にそれぞれリツプルキヤリの転送用とそれ
以外のデータの転送用の計２組の専用接続線を持
つため、リツプルキヤリとそれ以外のデータを同
時に転送する必要のある複数プロセツサにまたが
る処理を高速に実行できるという利点を有する。
しかし、接続線が２組ずつあるため、端子数が多
くなり装置構成ユニツトの小形化が困難になる。
ロセツサ間でリツプルキヤリとそれ以外のデータ
を転送することが要求されるデータ処理装置で
は、プロセツサ間の接続は第１図に示すようにな
つていた。図中１はプロセツサ、２はリツプルキ
ヤリ以外のデータを転送する隣接プロセツサ間接
続線、３はリツプルキヤリ転送用の隣接プロセツ
サ間接続線、４は複数個のプロセツサから構成さ
れる装置構成ユニツトであり、この図は９個のプ
ロセツサから構成される場合を例示している。こ
の構成では各プロセツサが上下左右の隣接プロセ
ツサ間にそれぞれリツプルキヤリの転送用とそれ
以外のデータの転送用の計２組の専用接続線を持
つため、リツプルキヤリとそれ以外のデータを同
時に転送する必要のある複数プロセツサにまたが
る処理を高速に実行できるという利点を有する。
しかし、接続線が２組ずつあるため、端子数が多
くなり装置構成ユニツトの小形化が困難になる。
本発明は、上記従来欠点並びに複数個のプロセ
ツサにまたがる処理においてはリツプルキヤリ及
びそれ以外のデータの転送方向が相互に垂直の関
係にあることが多い点に鑑みてなされたものであ
り、その目的はこの種装置の接続線数を低減し小
形化を図ることにある。
ツサにまたがる処理においてはリツプルキヤリ及
びそれ以外のデータの転送方向が相互に垂直の関
係にあることが多い点に鑑みてなされたものであ
り、その目的はこの種装置の接続線数を低減し小
形化を図ることにある。
第２図は本発明の一実施例の構成図であり、１
はプロセツサ、２はリツプルキヤリ以外のデータ
のみを転送するのに用いる隣接プロセツサ間接続
線、３はリツプルキヤリのみを転送するのに用い
る隣接プロセツサ間接続線、４は複数個のプロセ
ツサを含む装置構成ユニツト、５，５′はリツプ
ルキヤリを含むデータを転送するため装置構成ユ
ニツト間を結ぶ隣接プロセツサ間接続線、６，
６′は上下方向で接続線５と２をつなぐ場合には
左右方向で接続線５′と３をつなぎ、上下方向で
接続線５と３をつなぐ場合には左右方向で接続線
５′と２をつなぐ接続線切換回路である。
はプロセツサ、２はリツプルキヤリ以外のデータ
のみを転送するのに用いる隣接プロセツサ間接続
線、３はリツプルキヤリのみを転送するのに用い
る隣接プロセツサ間接続線、４は複数個のプロセ
ツサを含む装置構成ユニツト、５，５′はリツプ
ルキヤリを含むデータを転送するため装置構成ユ
ニツト間を結ぶ隣接プロセツサ間接続線、６，
６′は上下方向で接続線５と２をつなぐ場合には
左右方向で接続線５′と３をつなぎ、上下方向で
接続線５と３をつなぐ場合には左右方向で接続線
５′と２をつなぐ接続線切換回路である。
切換回路６が接続線５と２をつなぐ場合には、
切換回路６′は自動的に接続線５′と３をつなぐの
で、接続線５はリツプルキヤリ以外のデータを転
送する接続線となり、接続線５′はリツプルキヤ
リのみを転送する接続線となる。逆に切換回路６
が接続線５と３をつなぐ場合には、切換回路６′
は接続線５′と２をつなぐので、接続線５はリツ
プルキヤリのみを、接続線５′はリツプルキヤリ
以外のデータをそれぞれ転送する接続線となる。
このように接続線５と５′の機能が切換わるの
で、リツプルキヤリとそれ以外のデータは転送方
向が垂直であれば同時に転送できる。従つてこの
場合には、装置構成ユニツト４間の接続線数を低
減しても処理能力は低下しない。また、リツプル
キヤリとそれ以外のデータを同時に平行に転送す
ることが要求される場合でも、転送範囲が各装置
構成ユニツト４の中で閉じる場合には同時に実行
できるため処理能力の低下はない。なお、第２図
から明らかなように接続線２，３の数がそれぞれ
１本の場合、装置構成ユニツト間の接続線数は第
１図の場合に比べ半減する。
切換回路６′は自動的に接続線５′と３をつなぐの
で、接続線５はリツプルキヤリ以外のデータを転
送する接続線となり、接続線５′はリツプルキヤ
リのみを転送する接続線となる。逆に切換回路６
が接続線５と３をつなぐ場合には、切換回路６′
は接続線５′と２をつなぐので、接続線５はリツ
プルキヤリのみを、接続線５′はリツプルキヤリ
以外のデータをそれぞれ転送する接続線となる。
このように接続線５と５′の機能が切換わるの
で、リツプルキヤリとそれ以外のデータは転送方
向が垂直であれば同時に転送できる。従つてこの
場合には、装置構成ユニツト４間の接続線数を低
減しても処理能力は低下しない。また、リツプル
キヤリとそれ以外のデータを同時に平行に転送す
ることが要求される場合でも、転送範囲が各装置
構成ユニツト４の中で閉じる場合には同時に実行
できるため処理能力の低下はない。なお、第２図
から明らかなように接続線２，３の数がそれぞれ
１本の場合、装置構成ユニツト間の接続線数は第
１図の場合に比べ半減する。
第３図は、第２図示のプロセツサ１の構成の一
例であり、１０はALU、１１は１ビツト幅のＡ
レジスタ、１２は１ビツト増のＢレジスタ、１３
は１ビツト幅のＣレジスタ、１４は３個以上の状
態を記憶する状態レジスタ、１５は１ビツト幅の
データ転送用Ｒレジスタである。図中、全プロセ
ツサ共通に供給される制御信号及び状態レジスタ
１４の内容に基きプロセツサ１内の上記構成要素
間の接続を切換えるマルチプレクサ並びにこれに
よつて変化する構成要素間の接続の一部を省略し
ている。
例であり、１０はALU、１１は１ビツト幅のＡ
レジスタ、１２は１ビツト増のＢレジスタ、１３
は１ビツト幅のＣレジスタ、１４は３個以上の状
態を記憶する状態レジスタ、１５は１ビツト幅の
データ転送用Ｒレジスタである。図中、全プロセ
ツサ共通に供給される制御信号及び状態レジスタ
１４の内容に基きプロセツサ１内の上記構成要素
間の接続を切換えるマルチプレクサ並びにこれに
よつて変化する構成要素間の接続の一部を省略し
ている。
まず、リツプルキヤリ及びそれ以外のデータの
転送方向が互いに垂直である総和演算について第
４図と第５図を参照して説明する。第４図は、３
行３列のプロセツサ１から構成されるユニツト４
を２行２列に配列して、同一行内の右側３個のプ
ロセツサ内に配置した３ビツトのオペランドの総
和演算を行う場合において、各プロセツサ１に指
示される３つの状態をS0，S1及びS2により示して
いる。第５図ａ，ｂ及びｃはこれらの状態S0，S1
及びS2に基きプロセツサ１内においてマルチプレ
クサ（図示せず）により選択された構成要素間の
接続の状態を示したものである。各プロセツサの
Ｂレジスタ１２には、右側のプロセツサがLSB側
になるようにオペランドが記憶されており、また
各プロセツサのＡレジスタ１１及びＣレジスタ１
３には予め論理値“０”が書込まれている。なお
ALU１０は１ビツトのフルアダーとして構成さ
れるものとする。
転送方向が互いに垂直である総和演算について第
４図と第５図を参照して説明する。第４図は、３
行３列のプロセツサ１から構成されるユニツト４
を２行２列に配列して、同一行内の右側３個のプ
ロセツサ内に配置した３ビツトのオペランドの総
和演算を行う場合において、各プロセツサ１に指
示される３つの状態をS0，S1及びS2により示して
いる。第５図ａ，ｂ及びｃはこれらの状態S0，S1
及びS2に基きプロセツサ１内においてマルチプレ
クサ（図示せず）により選択された構成要素間の
接続の状態を示したものである。各プロセツサの
Ｂレジスタ１２には、右側のプロセツサがLSB側
になるようにオペランドが記憶されており、また
各プロセツサのＡレジスタ１１及びＣレジスタ１
３には予め論理値“０”が書込まれている。なお
ALU１０は１ビツトのフルアダーとして構成さ
れるものとする。
状態がS0のプロセツサは、右側の接続線３から
の入力キヤリ、上側の接続線２からの入力データ
及び自己のＢレジスタ１２の内容を加算し、この
加算結果を下側の接続線２に出力し、キヤリを左
側の接続線３に出力する。
の入力キヤリ、上側の接続線２からの入力データ
及び自己のＢレジスタ１２の内容を加算し、この
加算結果を下側の接続線２に出力し、キヤリを左
側の接続線３に出力する。
状態がS1のプロセツサは、右側の接続線３から
の入力キヤリを無視して上側の接続線２からの入
力データとＢレジスタ１２の内容を加算し、この
加算結果を下側の接続線２に出力し、キヤリを左
側の接続線３に出力する。状態がS2のプロセツサ
は、右側の接続線３からの入力キヤリと上側の接
続線２からの入力データをいずれも無視して、Ｂ
レジスタ１２の内容をそのまま下側の接続線２へ
出力する。従つて、ALU１０の機能をフルアダ
ーとした後ゲート遅延によつて生じる演算時間を
経過すると、１行目の各プロセツサのＢレジスタ
１２の入力には自己のＢレジスタ１２の内容がそ
のまま、２行目の各プロセツサのＢレジスタ１２
の入力には１行目のＢレジスタ１２の内容と２行
目のＢレジスタ１２の内容の和が、３行目のＢレ
ジスタ１２の入力には１行目、２行目及び３行目
のＢレジスタの内容の和が、４行目以降も同様に
Ｂレジスタ１２の入力には１行目からその行まで
のＢレジスタ１２の内容の和が現われる。これら
Ｂレジスタの入力に現われたデータをＢレジスタ
に上書きすることによつて、総和演算は終了し、
最下行（６行目）の各プロセツサのＢレジスタ１
２に最大６ビツトの総和が得られる。
の入力キヤリを無視して上側の接続線２からの入
力データとＢレジスタ１２の内容を加算し、この
加算結果を下側の接続線２に出力し、キヤリを左
側の接続線３に出力する。状態がS2のプロセツサ
は、右側の接続線３からの入力キヤリと上側の接
続線２からの入力データをいずれも無視して、Ｂ
レジスタ１２の内容をそのまま下側の接続線２へ
出力する。従つて、ALU１０の機能をフルアダ
ーとした後ゲート遅延によつて生じる演算時間を
経過すると、１行目の各プロセツサのＢレジスタ
１２の入力には自己のＢレジスタ１２の内容がそ
のまま、２行目の各プロセツサのＢレジスタ１２
の入力には１行目のＢレジスタ１２の内容と２行
目のＢレジスタ１２の内容の和が、３行目のＢレ
ジスタ１２の入力には１行目、２行目及び３行目
のＢレジスタの内容の和が、４行目以降も同様に
Ｂレジスタ１２の入力には１行目からその行まで
のＢレジスタ１２の内容の和が現われる。これら
Ｂレジスタの入力に現われたデータをＢレジスタ
に上書きすることによつて、総和演算は終了し、
最下行（６行目）の各プロセツサのＢレジスタ１
２に最大６ビツトの総和が得られる。
以上の演算の過程において、キヤリは常に右か
ら左へ、キヤリ以外のデータ（加算結果）は常に
上から下に転送されるため、一般にはｍ行ｎ列の
プロセツサからなる装置構成ユニツト間で接続線
が１組しか存在しなくとも、切換回路６で接続線
間を切換えることにより各接続線５をキヤリ転送
専用あるいは加算結果転送専用に用いることがで
きる。このため、データをマルチプレツクスする
ための若干の遅延時間が演算時間に加わる点を除
けば、本発明において接続線を削減したことによ
る演算性能の低下はない。なお、ここではオペラ
ンドを行ごとに配置して上から下に加算結果を伝
搬させて総和演算を行なう場合を例示している
が、オペランドが列ごとに配置されている場合に
は、加算結果を左から右に、リツプルキヤリを上
から下に伝搬させることにより上述したものと全
く同様に総和演算を実行することができる。
ら左へ、キヤリ以外のデータ（加算結果）は常に
上から下に転送されるため、一般にはｍ行ｎ列の
プロセツサからなる装置構成ユニツト間で接続線
が１組しか存在しなくとも、切換回路６で接続線
間を切換えることにより各接続線５をキヤリ転送
専用あるいは加算結果転送専用に用いることがで
きる。このため、データをマルチプレツクスする
ための若干の遅延時間が演算時間に加わる点を除
けば、本発明において接続線を削減したことによ
る演算性能の低下はない。なお、ここではオペラ
ンドを行ごとに配置して上から下に加算結果を伝
搬させて総和演算を行なう場合を例示している
が、オペランドが列ごとに配置されている場合に
は、加算結果を左から右に、リツプルキヤリを上
から下に伝搬させることにより上述したものと全
く同様に総和演算を実行することができる。
次に、本発明においてリツプルキヤリとそれ以
外のデータの転送方向が互いに平行（逆方向）で
ある場合をカウント演算の例により説明する。こ
こで、カウント演算とは一般にはｍ行ｎ列のプロ
セツサからなる小ブロツク内の各プロセツサの保
持する１ビツトのデータ（例えば第３図のＲレジ
スタ１５の内容）の総和を求める演算である。カ
ウント領域が小ブロツクに一致しなかつたり複数
の小ブロツクを含む場合でも、カウント領域にか
かつている小ブロツクの和をさらに加算すること
により総和を求めることができるので、小ブロツ
ク形状、サイズ、位置は任意である。従つて、本
発明における装置構成ユニツトが上記のような小
ブロツクに対応する場合であつても、各ユニツト
内の和どうしを更に加算するためのオーバヘツド
が若干増加する可能性が生じる点を除けば、小ブ
ロツクの形状、サイズ、位置を任意に決められる
場合と同様にカウント領域内の各プロセツサの保
持する１ビツトデータの総和演算を実行すること
ができる。すなわち、本発明において装置構成ユ
ニツト間でキヤリとそれ以外のデータを逆方向に
同時に転送できなくても、カウント領域内の各プ
ロセツサの保持する１ビツトデータの総和演算の
実行は可能である。
外のデータの転送方向が互いに平行（逆方向）で
ある場合をカウント演算の例により説明する。こ
こで、カウント演算とは一般にはｍ行ｎ列のプロ
セツサからなる小ブロツク内の各プロセツサの保
持する１ビツトのデータ（例えば第３図のＲレジ
スタ１５の内容）の総和を求める演算である。カ
ウント領域が小ブロツクに一致しなかつたり複数
の小ブロツクを含む場合でも、カウント領域にか
かつている小ブロツクの和をさらに加算すること
により総和を求めることができるので、小ブロツ
ク形状、サイズ、位置は任意である。従つて、本
発明における装置構成ユニツトが上記のような小
ブロツクに対応する場合であつても、各ユニツト
内の和どうしを更に加算するためのオーバヘツド
が若干増加する可能性が生じる点を除けば、小ブ
ロツクの形状、サイズ、位置を任意に決められる
場合と同様にカウント領域内の各プロセツサの保
持する１ビツトデータの総和演算を実行すること
ができる。すなわち、本発明において装置構成ユ
ニツト間でキヤリとそれ以外のデータを逆方向に
同時に転送できなくても、カウント領域内の各プ
ロセツサの保持する１ビツトデータの総和演算の
実行は可能である。
第６図は、カウント演算を行なう際の装置構成
ユニツト内の各プロセツサの状態S0及びS1を示
す。また、カウント演算のための制御信号を各プ
ロセツサに加えた際に状態S0及びS1となつたプロ
セツサ内の構成要素間の接続を第７図ａ，ｂに示
す。いま、ALU１０の機能をフルフアダーとす
ると、状態がS0のプロセツサ（第７図ａ）はＲレ
ジスタ１５の内容とＢレジスタ１２の内容を加算
し、その加算結果をＢレジスタ１２に入力し、キ
ヤリを左側の接続線３に出力する。状態がS1のプ
ロセツサ（第７図ｂ）はＡレジスタ１１にあらか
じめ“０”を書込んでおきＡレジスタ１２の内
容、右側の接続線３からのキヤリ入力及びＢレジ
スタ１２の内容を加算し、その加算結果をＢレジ
スタ１２に入力し、キヤリを左側の接続線３に出
力する。すなわち、Ｒレジスタ１５に保持されて
いるオペランドを１プロセツサ分右にシフトする
と同時に各ALUで加算を実行し、この加算結果
が確定したところで、それをＢレジスタ１２に書
込むことを繰り返す。この結果、第６図の各行の
Ｒレジスタに格納されていた１ビツトのオペラン
ドの和が右端のS0のプロセツサにLSBが入る形で
各行のプロセツサのＢレジスタ１２に得られる。
ユニツト内の各プロセツサの状態S0及びS1を示
す。また、カウント演算のための制御信号を各プ
ロセツサに加えた際に状態S0及びS1となつたプロ
セツサ内の構成要素間の接続を第７図ａ，ｂに示
す。いま、ALU１０の機能をフルフアダーとす
ると、状態がS0のプロセツサ（第７図ａ）はＲレ
ジスタ１５の内容とＢレジスタ１２の内容を加算
し、その加算結果をＢレジスタ１２に入力し、キ
ヤリを左側の接続線３に出力する。状態がS1のプ
ロセツサ（第７図ｂ）はＡレジスタ１１にあらか
じめ“０”を書込んでおきＡレジスタ１２の内
容、右側の接続線３からのキヤリ入力及びＢレジ
スタ１２の内容を加算し、その加算結果をＢレジ
スタ１２に入力し、キヤリを左側の接続線３に出
力する。すなわち、Ｒレジスタ１５に保持されて
いるオペランドを１プロセツサ分右にシフトする
と同時に各ALUで加算を実行し、この加算結果
が確定したところで、それをＢレジスタ１２に書
込むことを繰り返す。この結果、第６図の各行の
Ｒレジスタに格納されていた１ビツトのオペラン
ドの和が右端のS0のプロセツサにLSBが入る形で
各行のプロセツサのＢレジスタ１２に得られる。
上述のように、カウント演算においてはキヤリ
とオペランドの転送方向が逆なので、オペランド
の転送と加算を同時に行なう必要があり、このた
め２組の接続線２，３が必要である。従つて、本
発明のデータ処理装置ではオペランドのカウント
範囲を装置構成ユニツト内で閉じる必要がある。
なお、カウント演算速度にこだわらない場合に
は、ユニツト間のオペランドの転送と加算を別の
サイクルで実行する時分割手法を用いることもで
きる。各行に得られたカウント結果どうしを前述
した総和演算の手法によつて加算することによ
り、装置構成ユニツトの最下行に装置構成ユニツ
ト内の総和が得られる。カウント領域が複数の装
置構成ユニツトにまたがる場合には、ユニツトご
との総和を適当に移動した後、再度総和演算を繰
り返すことによつて求めることができる。
とオペランドの転送方向が逆なので、オペランド
の転送と加算を同時に行なう必要があり、このた
め２組の接続線２，３が必要である。従つて、本
発明のデータ処理装置ではオペランドのカウント
範囲を装置構成ユニツト内で閉じる必要がある。
なお、カウント演算速度にこだわらない場合に
は、ユニツト間のオペランドの転送と加算を別の
サイクルで実行する時分割手法を用いることもで
きる。各行に得られたカウント結果どうしを前述
した総和演算の手法によつて加算することによ
り、装置構成ユニツトの最下行に装置構成ユニツ
ト内の総和が得られる。カウント領域が複数の装
置構成ユニツトにまたがる場合には、ユニツトご
との総和を適当に移動した後、再度総和演算を繰
り返すことによつて求めることができる。
第８図は、第２図示の切換え回路６の構成の一
例を図示したもので、ｄは装置構成ユニツトの上
側の回路、ｂは下側の回路、ｃは左側の回路、ｄ
は右側の回路である。ここで、２０は２入力１出
力のマルチプレクサ、２１は３値バツフア回路、
２２はインバータ、２３はマルチプレクサ制御端
子、２４，２４′は３値制御端子である。マルチ
プレクサ制御端子２３への制御信号は全切換え回
路について共通であり、接続線５をキヤリ用転送
路とするかそれ以外のデータの転送路とするかを
選択する。また、３値制御端子２４への制御信号
も同様に全ての上下に位置する切換え回路につい
て共通であり、上下方向に関してキヤリあるいは
それ以外のデータの転送方向を決める。３値制御
端子２４′への制御信号も同様に全ての左右に位
置するすべての切換え回路について共通であり、
左右方向に関してキヤリあるいはそれ以外のデー
タの転送方向を決める。
例を図示したもので、ｄは装置構成ユニツトの上
側の回路、ｂは下側の回路、ｃは左側の回路、ｄ
は右側の回路である。ここで、２０は２入力１出
力のマルチプレクサ、２１は３値バツフア回路、
２２はインバータ、２３はマルチプレクサ制御端
子、２４，２４′は３値制御端子である。マルチ
プレクサ制御端子２３への制御信号は全切換え回
路について共通であり、接続線５をキヤリ用転送
路とするかそれ以外のデータの転送路とするかを
選択する。また、３値制御端子２４への制御信号
も同様に全ての上下に位置する切換え回路につい
て共通であり、上下方向に関してキヤリあるいは
それ以外のデータの転送方向を決める。３値制御
端子２４′への制御信号も同様に全ての左右に位
置するすべての切換え回路について共通であり、
左右方向に関してキヤリあるいはそれ以外のデー
タの転送方向を決める。
以上装置構成ユニツトを３行３列のプロセツサ
により構成する例について説明したが、一般には
ｍ行ｎ列（ｍ，ｎは自然数）のプロセツサにより
装置構成ユニツトを構成することができる。１チ
ツプに８行８列のプロセツサを搭載したICを基
本として数千個以上のプロセツサを含む本発明の
データ処理装置を構成する場合には、装置構成ユ
ニツトを、単一のICを搭載した基板から構成す
る方法及び複数個のICを搭載した基板から構成
する方法の２種類が考えられる。前者の方法で
は、基板間の接続はIC間の接続でもあるため基
板間の接続線数も減少し、このためICパツケー
ジの小形化及び基板の小形化の両方に大きな効果
がある。しかし、リツプルキヤリとそれ以外のデ
ータを同時に平行に転送できる範囲はIC内に限
られる。これに対して後者の方法は、IC間の接
続線数が減らないためICパツケージは小さくな
らず前者の場合ほど基板を小さくすることはでき
ないが、同一基板内ならばリツプルキヤリとそれ
以外のデータを同時に平行に転送できるという長
所を持つ。
により構成する例について説明したが、一般には
ｍ行ｎ列（ｍ，ｎは自然数）のプロセツサにより
装置構成ユニツトを構成することができる。１チ
ツプに８行８列のプロセツサを搭載したICを基
本として数千個以上のプロセツサを含む本発明の
データ処理装置を構成する場合には、装置構成ユ
ニツトを、単一のICを搭載した基板から構成す
る方法及び複数個のICを搭載した基板から構成
する方法の２種類が考えられる。前者の方法で
は、基板間の接続はIC間の接続でもあるため基
板間の接続線数も減少し、このためICパツケー
ジの小形化及び基板の小形化の両方に大きな効果
がある。しかし、リツプルキヤリとそれ以外のデ
ータを同時に平行に転送できる範囲はIC内に限
られる。これに対して後者の方法は、IC間の接
続線数が減らないためICパツケージは小さくな
らず前者の場合ほど基板を小さくすることはでき
ないが、同一基板内ならばリツプルキヤリとそれ
以外のデータを同時に平行に転送できるという長
所を持つ。
以上詳細に説明したように、本発明のデータ処
理装置は、リツプルキヤリ及びそれ以外のデータ
を転送するための専用の隣接プロセツサ間接続線
を２組有するユニツトを構成すると共に、異なる
ユニツトに属する隣接プロセツサ間ではリツプル
キヤリ及びそれ以外のデータのうち一方を行方向
に他方を列方向に選択的に転送する共用の接続線
を１組だけ設ける構成であるから、プロセツサ間
の接続線数が低減でき、ICパツケージ、基板、
装置全体の小形化が達成できる利点がある。
理装置は、リツプルキヤリ及びそれ以外のデータ
を転送するための専用の隣接プロセツサ間接続線
を２組有するユニツトを構成すると共に、異なる
ユニツトに属する隣接プロセツサ間ではリツプル
キヤリ及びそれ以外のデータのうち一方を行方向
に他方を列方向に選択的に転送する共用の接続線
を１組だけ設ける構成であるから、プロセツサ間
の接続線数が低減でき、ICパツケージ、基板、
装置全体の小形化が達成できる利点がある。
第１図は従来装置の構成ブロツク図、第２図は
本発明の一実施例の構成ブロツク図、第３図は第
１図示のプロセツサ１の一構成例のブロツク図、
第４図は第１図示の実施例において総和演算を行
う場合の各プロセツサの状態を示すブロツク図、
第５図ａ，ｂ及びｃは第４図示の各状態に対応し
て構成されるプロセツサ１の一構成例のブロツク
図、第６図は第１図示の実施例においてカウント
演算を行う場合の各プロセツサの状態を示すブロ
ツク図、第７図ａ及びｂは第６図示の各状態に対
応して構成されるプロセツサ１の一構成例のブロ
ツク図、第８図ａ乃至ｄは第２図示の切換回路６
及び６′の一構成例のブロツク図である。 １……プロセツサ、２……リツプルキヤリ以外
のデータのみを転送する隣接プロセツサ間接続
線、３……リツプルキヤリのみを転送する隣接プ
ロセツサ間接続線、４……装置構成ユニツト、
５，５′……リツプルキヤリ及びそれ以外のデー
タを選択的に転送する共用の接続線、６，６′…
…接続線切換回路。
本発明の一実施例の構成ブロツク図、第３図は第
１図示のプロセツサ１の一構成例のブロツク図、
第４図は第１図示の実施例において総和演算を行
う場合の各プロセツサの状態を示すブロツク図、
第５図ａ，ｂ及びｃは第４図示の各状態に対応し
て構成されるプロセツサ１の一構成例のブロツク
図、第６図は第１図示の実施例においてカウント
演算を行う場合の各プロセツサの状態を示すブロ
ツク図、第７図ａ及びｂは第６図示の各状態に対
応して構成されるプロセツサ１の一構成例のブロ
ツク図、第８図ａ乃至ｄは第２図示の切換回路６
及び６′の一構成例のブロツク図である。 １……プロセツサ、２……リツプルキヤリ以外
のデータのみを転送する隣接プロセツサ間接続
線、３……リツプルキヤリのみを転送する隣接プ
ロセツサ間接続線、４……装置構成ユニツト、
５，５′……リツプルキヤリ及びそれ以外のデー
タを選択的に転送する共用の接続線、６，６′…
…接続線切換回路。
Claims (1)
- １ プロセツサを行方向及び列方向に複数個配列
し、行方向及び列方向の隣接プロセツサ間でリツ
プルキヤリ及びリツプルキヤリ以外のデータを転
送しつつデータ処理を行うデータ処理装置におい
て；行方向及び列方向の隣接相互間においてリツ
プルキヤリ転送用の接続線及びリツプルキヤリ以
外のデータ転送用接続線の両者を備えた複数個の
プロセツサから成る装置構成ユニツト；並びに異
なる装置構成ユニツトに属する隣接プロセツサ間
においてリツプルキヤリ及びリツプルキヤリ以外
のデータのうち一方を行方向に他方を列方向に選
択的に転送する共用の接続線及び接続線切換回路
を備えたことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105814A JPS588371A (ja) | 1981-07-06 | 1981-07-06 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105814A JPS588371A (ja) | 1981-07-06 | 1981-07-06 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS588371A JPS588371A (ja) | 1983-01-18 |
| JPS6146868B2 true JPS6146868B2 (ja) | 1986-10-16 |
Family
ID=14417550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105814A Granted JPS588371A (ja) | 1981-07-06 | 1981-07-06 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574168U (ja) * | 1992-01-09 | 1993-10-08 | 株式会社明電舎 | 可変速装置組込回転電機 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4580215A (en) * | 1983-03-08 | 1986-04-01 | Itt Corporation | Associative array with five arithmetic paths |
| JPS62147583A (ja) * | 1985-12-23 | 1987-07-01 | Nippon Telegr & Teleph Corp <Ntt> | 並列デ−タ処理装置 |
-
1981
- 1981-07-06 JP JP56105814A patent/JPS588371A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574168U (ja) * | 1992-01-09 | 1993-10-08 | 株式会社明電舎 | 可変速装置組込回転電機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS588371A (ja) | 1983-01-18 |
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