JPS6148001A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
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- JPS6148001A JPS6148001A JP16931684A JP16931684A JPS6148001A JP S6148001 A JPS6148001 A JP S6148001A JP 16931684 A JP16931684 A JP 16931684A JP 16931684 A JP16931684 A JP 16931684A JP S6148001 A JPS6148001 A JP S6148001A
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- JP
- Japan
- Prior art keywords
- instruction
- lpu5
- programmable controller
- bus
- switching
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15127—Bit and word, byte oriented instructions, boolean and arithmetic operations
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ロボットやコンベア〜なと、製造設備等の自
動制御を行なうプログラマブルコントローラに係シ、さ
らに詳しくは、数置演算機能を持ら、シークンス利御を
高速で実行するのに適したプログラマブルコントロ〜う
に関するものである。
動制御を行なうプログラマブルコントローラに係シ、さ
らに詳しくは、数置演算機能を持ら、シークンス利御を
高速で実行するのに適したプログラマブルコントロ〜う
に関するものである。
（発明の背景〕
従来のプログ１クマブルコントローラ（以下ＰＣと称す
）は、その処理方式にインタブ９夕方式が採用されてい
る。すなわち、リレーラダーダイヤグラムの回路情報や
数値演算処理内容をハードフェアとは無関係な中間コー
ドで記憶し、これを汎用のプロセッサで解読し処理する
方式を採用しているものが大多数である。この方式では
、ＰＣの処理速度を５μシ′ス２−ツブよシあげること
は、次の点から難しい。
）は、その処理方式にインタブ９夕方式が採用されてい
る。すなわち、リレーラダーダイヤグラムの回路情報や
数値演算処理内容をハードフェアとは無関係な中間コー
ドで記憶し、これを汎用のプロセッサで解読し処理する
方式を採用しているものが大多数である。この方式では
、ＰＣの処理速度を５μシ′ス２−ツブよシあげること
は、次の点から難しい。
（１）汎用ＭＯ８マイクロプロフロナの動作速度が遅い
。
。
（２）１ビツトの処理を行なおうとすると、多と、ト溝
成の１語の中のピット位置合わせなどの余分など、ト操
作が必要である。
成の１語の中のピット位置合わせなどの余分など、ト操
作が必要である。
このため、中太規模のＰＣ（プログラムステ、プ数８〜
１６にステ、プ、入出力点数５００〜２０００゜点）に
対しては、入出力の走査時間が長くなシ、その応答速度
は、１００１ｎ８以上と遅くなって実用にならない。
１６にステ、プ、入出力点数５００〜２０００゜点）に
対しては、入出力の走査時間が長くなシ、その応答速度
は、１００１ｎ８以上と遅くなって実用にならない。
さらに、最近の製造設備等の制御では、１ビットの論理
信号の処理のほかに、タイマ、カクンタの設定数値の変
更といった簡単な数値処理にはじま）、量の大小判別、
アナログ量の処理といったシーケンス制御に関連のめる
数値処理が要求されてきている。
信号の処理のほかに、タイマ、カクンタの設定数値の変
更といった簡単な数値処理にはじま）、量の大小判別、
アナログ量の処理といったシーケンス制御に関連のめる
数値処理が要求されてきている。
すなわち、ＰＣの処理装置は、１ビ、ト論理演算のため
の専用コンピュータとして機能するだけでは充分ではな
く、シーケンス制御の高速応答性と多様な数値演算機能
を両立させたハードフェア構成である必要がある。
の専用コンピュータとして機能するだけでは充分ではな
く、シーケンス制御の高速応答性と多様な数値演算機能
を両立させたハードフェア構成である必要がある。
本発明の目的は、前記した従来技術の問題点をなくシ、
シーケンス制御の高速応答性を保ちつつ、多様な数値演
ＩＸ機能を実現できるプログラマブルコントローラを提
供することにある。
シーケンス制御の高速応答性を保ちつつ、多様な数値演
ＩＸ機能を実現できるプログラマブルコントローラを提
供することにある。
本発明の特徴は、プログラマブルコントローラの構成を
、汎用マイクロプロモッチと１ビット論理演算プロセツ
ナを併用するハードフェア構成とし、そのうちの汎用マ
イクロプロセッサにはＰＣのシス１ｆ″ム制御と数値演
算処理をさせ、１ビ、ト論理演算ブロセ、チにはシーケ
ンス制御を分担して処理させ、かつ両プロセッサの動作
をオーバーへ、ドなし忙切換えられるようにし、シーケ
ンス制御や数値演算処理内容を直接的に各々のフロセ、
ｆのマシンコード忙変換したオブジェクトプログラムを
実行させることによ〕、上述の目的に達成したものであ
る。
、汎用マイクロプロモッチと１ビット論理演算プロセツ
ナを併用するハードフェア構成とし、そのうちの汎用マ
イクロプロセッサにはＰＣのシス１ｆ″ム制御と数値演
算処理をさせ、１ビ、ト論理演算ブロセ、チにはシーケ
ンス制御を分担して処理させ、かつ両プロセッサの動作
をオーバーへ、ドなし忙切換えられるようにし、シーケ
ンス制御や数値演算処理内容を直接的に各々のフロセ、
ｆのマシンコード忙変換したオブジェクトプログラムを
実行させることによ〕、上述の目的に達成したものであ
る。
以下、第１図〜第４図に従って本説明の一実施例を詳述
する。
する。
第１図は、一般的な９レ一ラダー図であ夛、９レーＹＯ
道びに９レ一接点Ｘｔ 、Ｘ２ 、Ｘ３による数値演算
部分Ａと、ファンクションブロックによる数値演算部分
Ｂとが混在した例である。
道びに９レ一接点Ｘｔ 、Ｘ２ 、Ｘ３による数値演算
部分Ａと、ファンクションブロックによる数値演算部分
Ｂとが混在した例である。
また、第２図は、本発明忙係るＰＣのプログラマブルｙ
Ｉ７）ｔａ成例を示したものであって、ＭＰＵモード、
ＬＰＵモード単位に指令（メモリアドレスンを有してい
る。また、汎用マイクロプロ・セｙ ｆ （ＭＰ Ｕ
）と１ビット論理演算プロセ、ｆ（ＬＰＵ）は、数値演
算実行、ダミー命令実行並びにホールド、論理演算実行
をモード選択に応じて動作機能することを示している。
Ｉ７）ｔａ成例を示したものであって、ＭＰＵモード、
ＬＰＵモード単位に指令（メモリアドレスンを有してい
る。また、汎用マイクロプロ・セｙ ｆ （ＭＰ Ｕ
）と１ビット論理演算プロセ、ｆ（ＬＰＵ）は、数値演
算実行、ダミー命令実行並びにホールド、論理演算実行
をモード選択に応じて動作機能することを示している。
また、第５図はＰＣの機Ｕむブロック図であって、汎用
プロセスｆ（ＭＰＵ）と、１ピ、ト論理演算フロセ、ツ
が相互に動作できる構成を示した図である。
プロセスｆ（ＭＰＵ）と、１ピ、ト論理演算フロセ、ツ
が相互に動作できる構成を示した図である。
第６図において、１は汎用マイクロプロセッテ（以下Ｍ
ＰＵと称す）、２はシステムメモ９．３はシステム入出
力回路、４はプログラムメモリ、５は１ビット論理グロ
セツｆ（以下ＬＰＵと称す）、６はダミーオペレーショ
ンコート発生器、７，８は双方向ゲート回路、９はアド
レスバス切換回路、１０は入出カメモリ、１１は入出力
パスアダプタ、１２．１３はプロセス入出力装置を示し
、図示の如く接続しである。
ＰＵと称す）、２はシステムメモ９．３はシステム入出
力回路、４はプログラムメモリ、５は１ビット論理グロ
セツｆ（以下ＬＰＵと称す）、６はダミーオペレーショ
ンコート発生器、７，８は双方向ゲート回路、９はアド
レスバス切換回路、１０は入出カメモリ、１１は入出力
パスアダプタ、１２．１３はプロセス入出力装置を示し
、図示の如く接続しである。
第４図は、第３図に示すグログラブルコントローラの動
作タイムチャートであって、ＭＰＵ１およびＬＰＵ５に
関するプログラム実行のタイムチャートである。以Ｆ、
これらの回路並びにタイムカヤ塗ｉｖｃ従っ−Ｃ本実ｂ
ｉ列を税関する。
作タイムチャートであって、ＭＰＵ１およびＬＰＵ５に
関するプログラム実行のタイムチャートである。以Ｆ、
これらの回路並びにタイムカヤ塗ｉｖｃ従っ−Ｃ本実ｂ
ｉ列を税関する。
、ｔｉ図に示すように１設備制御に使用するプログラマ
ブルコントローラの処理内容は、一般にシーケンス制御
を数値演算処理が混在することが多く、汎用プロセッチ
と１ピ、ト論理演算フロセッナが時間損失をでよるだけ
少なく切シ換えることが必要となってくるが本実施例に
おいてはそれを実現している。すなわち、プログラマブ
ルコントローラは、汎用マイクロプロセラｆ１と、１ピ
ット論理プロセ、＋５と、プログラムメモリ（以下ＰＭ
と称す）と、入出力パスアダプタ（以’′ＦＩＯＡＰと
称す）とを生纏成として成シ、それらの回路を接続して
いるＭＰＵパスは、一般的な信号線から構成されており
、アドレス、データバスは双方向性を持つ。また、入出
力パスは入力、出力のサイクルが交互に切夛換わる時分
割多重パスで、アドレス、データバスは双方向性を持ち
、ＭＰＵパスと比較して。
ブルコントローラの処理内容は、一般にシーケンス制御
を数値演算処理が混在することが多く、汎用プロセッチ
と１ピ、ト論理演算フロセッナが時間損失をでよるだけ
少なく切シ換えることが必要となってくるが本実施例に
おいてはそれを実現している。すなわち、プログラマブ
ルコントローラは、汎用マイクロプロセラｆ１と、１ピ
ット論理プロセ、＋５と、プログラムメモリ（以下ＰＭ
と称す）と、入出力パスアダプタ（以’′ＦＩＯＡＰと
称す）とを生纏成として成シ、それらの回路を接続して
いるＭＰＵパスは、一般的な信号線から構成されており
、アドレス、データバスは双方向性を持つ。また、入出
力パスは入力、出力のサイクルが交互に切夛換わる時分
割多重パスで、アドレス、データバスは双方向性を持ち
、ＭＰＵパスと比較して。
その基本サイクルは入出力装置をアクセスし得るように
充分遅いものである。
充分遅いものである。
また、プログラムメモ９ＰＭ４は、２ワ一ド幅のランダ
ムアクセスメモリであシ、そのデータバスは、アドレス
切換回路９（以下Ｂ８ＥＬと略すンを通して、入出力メ
モ９１０Ｍ１ｏと、双方向ゲート回路７を通してＭＰＵ
１と結合され、１ビット論理演算プロセｙ ｆ Ｌ Ｐ
Ｕ ５とも、結合されている。
ムアクセスメモリであシ、そのデータバスは、アドレス
切換回路９（以下Ｂ８ＥＬと略すンを通して、入出力メ
モ９１０Ｍ１ｏと、双方向ゲート回路７を通してＭＰＵ
１と結合され、１ビット論理演算プロセｙ ｆ Ｌ Ｐ
Ｕ ５とも、結合されている。
また、入出力、メモリｌ０Ｍ１０は、ＭＰＵアドレス、
プログラムメモリＰＭ４のデータ出力、入出力パスアダ
プタｌ０Ａｌ’Ｊ１からの入出カフトレスのうち１つを
アドレス切換ｔｓ路ＢＳＥ Ｌ９で・切換えられるよう
ｌＣなってお）、そのデータは１ビット論理演算プロセ
ツｆＬＰＵｓ、入出力パスアダプタｌ０ＡＰ１１．双方
向ゲート回路８を通して汎用マイクロフロセｙ ｆ Ｍ
Ｐ Ｕ ＩＫ結合されている。
プログラムメモリＰＭ４のデータ出力、入出力パスアダ
プタｌ０Ａｌ’Ｊ１からの入出カフトレスのうち１つを
アドレス切換ｔｓ路ＢＳＥ Ｌ９で・切換えられるよう
ｌＣなってお）、そのデータは１ビット論理演算プロセ
ツｆＬＰＵｓ、入出力パスアダプタｌ０ＡＰ１１．双方
向ゲート回路８を通して汎用マイクロフロセｙ ｆ Ｍ
Ｐ Ｕ ＩＫ結合されている。
プログラムメモ９ＰＭ４の構成は、汎用マイクロフロセ
ｙ ｆ Ｍ Ｐ Ｕ １と１ビット論理演算プロセｙ
ｆ Ｌ Ｐ Ｕ ５の間で、基本命令語長はオペレーシ
ョンコード１クード、オペランドゲータ１ワードの２ヴ
−ドと同一の構成とし、ＭＰＵ１、ＬＰＵＩの動作モー
ドの最後に、後述するモード切換命令を挿入しておく。
ｙ ｆ Ｍ Ｐ Ｕ １と１ビット論理演算プロセｙ
ｆ Ｌ Ｐ Ｕ ５の間で、基本命令語長はオペレーシ
ョンコード１クード、オペランドゲータ１ワードの２ヴ
−ドと同一の構成とし、ＭＰＵ１、ＬＰＵＩの動作モー
ドの最後に、後述するモード切換命令を挿入しておく。
またＰ Ｍ ４には、あらかじめ別の手段で、９レ一ラ
ダー図およびフローチャートに示すようにその側御内容
’ａ：に接ＭＰｕ１あるいはＬＰＵＳのマシンコー
ドに翻訳して格納しておく。
ダー図およびフローチャートに示すようにその側御内容
’ａ：に接ＭＰｕ１あるいはＬＰＵＳのマシンコー
ドに翻訳して格納しておく。
次に、第３図の実施例の動作を第４図のタイムチャート
によって説明する。本英雄例におけるｐｃの基本動作は
、（＋）ＭＰＵモード動作、（リモート切換動作（ＭＰ
Ｕ−＝ＬＰＵ ）、（ｓ）ＬＰＵモード動作、（リモー
ト切換動作（ＬＰＵ−ＭＰＵ ） 、＋５）入出力パス
動作の５つからなる。
によって説明する。本英雄例におけるｐｃの基本動作は
、（＋）ＭＰＵモード動作、（リモート切換動作（ＭＰ
Ｕ−＝ＬＰＵ ）、（ｓ）ＬＰＵモード動作、（リモー
ト切換動作（ＬＰＵ−ＭＰＵ ） 、＋５）入出力パス
動作の５つからなる。
すなわち、前記（す〜（４）の動作を順次行なうことＫ
より２Ｍ４にあらかじめ格納しておいたシークンス制御
あるいは数値演算プログラムを読み取り、ｌ０Ｍ１０を
Ｐ Ｉ ０１２（１５ンのイメージデータとして演算実
行する。この動作を並行して、（りの入出力パス動作に
より、入出力パスを介してｌ０Ｍ１０とＰ Ｉ ０１２
（１３）の間でデータ転送を行なう。
より２Ｍ４にあらかじめ格納しておいたシークンス制御
あるいは数値演算プログラムを読み取り、ｌ０Ｍ１０を
Ｐ Ｉ ０１２（１５ンのイメージデータとして演算実
行する。この動作を並行して、（りの入出力パス動作に
より、入出力パスを介してｌ０Ｍ１０とＰ Ｉ ０１２
（１３）の間でデータ転送を行なう。
この一連の動作により Ｐ Ｉ Ｏ１２（１３）がプロ
グラム通シ制御され、プログラマブルコントローラとし
ての機能を果す。
グラム通シ制御され、プログラマブルコントローラとし
ての機能を果す。
次に、前記した（す〜（５）の動作について第４図のタ
イムチャートと共に説明する。
イムチャートと共に説明する。
（リ ＭＰＵモード
ＭＰＵ １は双方向ゲート回路７を介して２Ｍ４に格納
されている２クードからなる数値演算命令を２チイクル
に分けてフェッチする。
されている２クードからなる数値演算命令を２チイクル
に分けてフェッチする。
次のサイクルでｌ０Ｍ１ｏのアドレスを計算しＩＯＭと
の間で数値演算を実行する。
の間で数値演算を実行する。
（２） モード切換（ＭＰＵ−ＬＰＵンＭＰＵ１はＰ
ＭＪ＆Ｃ格納されている一連の数値演算命令を実行しお
わると、モード切換命令を発行する。これにより、ＭＰ
Ｕ１の演算レジスタの内容がＭＰＵデータパスクに出力
され、双方向ゲート回路８を通してＬＰＵ５の内部１ｃ
６るモード切換フジツブフロ、プＭＦが１１ｃｍｔ！、
）される。そして２Ｍ４のデータバスｄ、４は双方向
ゲート回路７忙よりＭＰＵ１７″−タバスＧから遮断さ
れ、２Ｍ４のオペレーションコードパスｄはＬＰＵＳの
インストラクション信号として結合され、オペランドデ
ータバス番はパス切換回路９を通してｌ０Ｍ１０のアド
レスバスＬに結合される。
ＭＪ＆Ｃ格納されている一連の数値演算命令を実行しお
わると、モード切換命令を発行する。これにより、ＭＰ
Ｕ１の演算レジスタの内容がＭＰＵデータパスクに出力
され、双方向ゲート回路８を通してＬＰＵ５の内部１ｃ
６るモード切換フジツブフロ、プＭＦが１１ｃｍｔ！、
）される。そして２Ｍ４のデータバスｄ、４は双方向
ゲート回路７忙よりＭＰＵ１７″−タバスＧから遮断さ
れ、２Ｍ４のオペレーションコードパスｄはＬＰＵＳの
インストラクション信号として結合され、オペランドデ
ータバス番はパス切換回路９を通してｌ０Ｍ１０のアド
レスバスＬに結合される。
これＫよ、り、ＬＰＵ５はホールト状態から解放され、
ＰＭ４からの命令を受けつけることが可能となる。
ＰＭ４からの命令を受けつけることが可能となる。
（リ ＬＰＵモード
ＭＰＵ１はＩ、ＰＵへのモード切換命令を実行しおわる
と、ＰＭ４から次の命令をフエ。
と、ＰＭ４から次の命令をフエ。
チしようとしてＭＰＵアドレスバスｋにＭＰＵ１のＰＣ
凡の内容を出力する。ＭＰＵアドレスバスにはＰＭ４の
アドレス線に直結されておｐ、ＭＰＵの１回目の命令フ
エ、ｆ−ナイクルのタイミングでＰＭ４からＬＰＵ５の
論理演算命令（１フードのオペレーションコードと１ワ
ードのオペランドゲータで構成。）が読み出される。こ
のうちオペレーションコードはＬＰＵ５のインストラク
ション信号としてＬＰＵ５の１几にう、ｆ−され、オペ
ランドデータはＢＳＥＬ９を通してｌ０Ｍ１ｏのアドレ
ス信号とな！０．ＬＰＵ５の命令実行に備える。
凡の内容を出力する。ＭＰＵアドレスバスにはＰＭ４の
アドレス線に直結されておｐ、ＭＰＵの１回目の命令フ
エ、ｆ−ナイクルのタイミングでＰＭ４からＬＰＵ５の
論理演算命令（１フードのオペレーションコードと１ワ
ードのオペランドゲータで構成。）が読み出される。こ
のうちオペレーションコードはＬＰＵ５のインストラク
ション信号としてＬＰＵ５の１几にう、ｆ−され、オペ
ランドデータはＢＳＥＬ９を通してｌ０Ｍ１ｏのアドレ
ス信号とな！０．ＬＰＵ５の命令実行に備える。
一方、ダミーオペレーションコード発生器ＯＰＧ、５で
は、ＰＭ４がアクセスされたことを検知し、ＭＰＵ１Ｋ
対するダミー命令コードとして無実行命令、いわゆるＮ
ＯＰコードをＭＰＵデータバス−１ｃ出力する。ＭＰＵ
１ではこのダミー命令をフェッチすると、ＭＰＵ１の内
部にあるＦＯＲを＋１して次のフエ、ｆ−チイクルに入
る。ＭＰＵ１が次の新しいフエッｆ−チイクルを開始す
ると、０ＰＧ６は再びＮＯＰコードを出力する。この動
作と並行してＬＰＵ５はＩＲにラッチされていた命令コ
ードを解読し、工ｏＭ１０との間で論理演算命令を実行
する。ＭＰＵ５はＬＰＵ５の命令実行終了を待って、内
部のＰＣＲ，を「＋１ヨして次の命令のフェッチに備え
る。
は、ＰＭ４がアクセスされたことを検知し、ＭＰＵ１Ｋ
対するダミー命令コードとして無実行命令、いわゆるＮ
ＯＰコードをＭＰＵデータバス−１ｃ出力する。ＭＰＵ
１ではこのダミー命令をフェッチすると、ＭＰＵ１の内
部にあるＦＯＲを＋１して次のフエ、ｆ−チイクルに入
る。ＭＰＵ１が次の新しいフエッｆ−チイクルを開始す
ると、０ＰＧ６は再びＮＯＰコードを出力する。この動
作と並行してＬＰＵ５はＩＲにラッチされていた命令コ
ードを解読し、工ｏＭ１０との間で論理演算命令を実行
する。ＭＰＵ５はＬＰＵ５の命令実行終了を待って、内
部のＰＣＲ，を「＋１ヨして次の命令のフェッチに備え
る。
このようにＬＰＵモードでは、Ｍ Ｐ Ｕ １は０ＰＧ
（５の１回目のダミー宿合のフェッチでＬＰＵ Ｓの論
理演算命令のフェッチのためのＭＰＵ４のアドレスを発
生さき、２回目のダミー命令のフエ、ｆ−でＬＰＵ５は
実際の演算処理を行なうこと忙なる。
（５の１回目のダミー宿合のフェッチでＬＰＵ Ｓの論
理演算命令のフェッチのためのＭＰＵ４のアドレスを発
生さき、２回目のダミー命令のフエ、ｆ−でＬＰＵ５は
実際の演算処理を行なうこと忙なる。
（４） モード切換（ＬＰＵ−ｒＶＰＵ）ＬＰＵＳは
ＰＭ４に格納されている一連の論理演算命令の実行がお
わると、ＭＰＵモードへのモード切換命令を発行する。
ＰＭ４に格納されている一連の論理演算命令の実行がお
わると、ＭＰＵモードへのモード切換命令を発行する。
これによ！０ＬＰＵ５の内部のモード切換フリ、プフロ
ップＭＦが「０」Ｋリセットされ、ＬＰＵ５は命令の実
行終了とともにホールト状態に入シ全ての命令の受付け
を停止する。モして１０Ｍ １０のアドレスバスＬはＢ
ＳＥＬ９を通してＭＰＵアドレスバスｋに直結され、デ
ータバスＡも双方向ゲート回路８を通してＭＰＵ７′−
タパスＧに結合される。さらにＰ Ｍ ４のデータバス
ｄ、４は双方向ゲート回路７を通してＭＰＵデータバス
に結合され、ＰＭ４ 、ｌ０Ｍ１０はｉＶｆ Ｐ Ｕ
１からランダムアクセス可能なメモリとして再構成され
る。
ップＭＦが「０」Ｋリセットされ、ＬＰＵ５は命令の実
行終了とともにホールト状態に入シ全ての命令の受付け
を停止する。モして１０Ｍ １０のアドレスバスＬはＢ
ＳＥＬ９を通してＭＰＵアドレスバスｋに直結され、デ
ータバスＡも双方向ゲート回路８を通してＭＰＵ７′−
タパスＧに結合される。さらにＰ Ｍ ４のデータバス
ｄ、４は双方向ゲート回路７を通してＭＰＵデータバス
に結合され、ＰＭ４ 、ｌ０Ｍ１０はｉＶｆ Ｐ Ｕ
１からランダムアクセス可能なメモリとして再構成され
る。
（５） 入出力バス動作
入出力アダプタエ０ＡＰ１１は、ＰＩＯアドレスカクン
タを持ち、ＰＩＯの走査周期に合わせて更新し、この内
容を入出力アドレス信号として入出力アドレスバス乳に
出力する。
タを持ち、ＰＩＯの走査周期に合わせて更新し、この内
容を入出力アドレス信号として入出力アドレスバス乳に
出力する。
そしてＭＰＵ１あるいはＩ、ＰＵ５が命令のフエ、テチ
イクルに入るのを待って、ＥＳＥＬ９にアドレス切換信
号を送り 、Ｉ ＯＭ １０のアドレスを入出力アドレ
スに切換え、出力装置に対してはｌ０Ｍ１ｏからデータ
を読み出し入出力データバスＩに出力し、入力装置に対
しては入出力データバスからのデータをＩ ＯＭｌｏに
書込む。
イクルに入るのを待って、ＥＳＥＬ９にアドレス切換信
号を送り 、Ｉ ＯＭ １０のアドレスを入出力アドレ
スに切換え、出力装置に対してはｌ０Ｍ１ｏからデータ
を読み出し入出力データバスＩに出力し、入力装置に対
しては入出力データバスからのデータをＩ ＯＭｌｏに
書込む。
このようにシーケンス制卸の論理演算処理を。
汎用マイクロフロセ、、、ｆの２マシン丈イクルで実行
でき、論理演算処理と数ｉ直演算処理の切シｎ菖えも１
命令２〜３マンンチイクルで行ないうるので、大幅な処
理速度の向上が図れる。
でき、論理演算処理と数ｉ直演算処理の切シｎ菖えも１
命令２〜３マンンチイクルで行ないうるので、大幅な処
理速度の向上が図れる。
また、前述した従来の方式であるインタブリ夕方式の如
く、シーケンス制卸や数値ｊ（算処理を中間コードレベ
ルで解読して処理する方式に比し、シーケンス制卸、論
理演算の処理速度の大幅な向上を図ることがでよる。し
たがって、入出力装置に対する応答性は良くなり、従米
方式の５倍以上のプログラムステップを処理できること
になる。
く、シーケンス制卸や数値ｊ（算処理を中間コードレベ
ルで解読して処理する方式に比し、シーケンス制卸、論
理演算の処理速度の大幅な向上を図ることがでよる。し
たがって、入出力装置に対する応答性は良くなり、従米
方式の５倍以上のプログラムステップを処理できること
になる。
〔発明の効果〕
上述の実施例からも明らかなように本発明によれば、シ
ーゲンス制御、論理演算の処理速度の大幅な向上が図れ
ると共Ｋ、多様な数埴演算機能材実現できるという利点
がある。
ーゲンス制御、論理演算の処理速度の大幅な向上が図れ
ると共Ｋ、多様な数埴演算機能材実現できるという利点
がある。
添付図は本発明を説明するための図であって、第１図は
りレーラダー図、第２図は本発明の一実施例を示すプロ
グラマブルコントローラのプログラムメモリの構成図、
第３図はプログラマブルコントローラの回路構成図、第
４図は第３図の回路動作を説明するためのタイムチャー
トである。 １゛°・汎用マイクロフロセ、ｆ１２・・・システムメ
モリ、３・・・システム入出力、・４・・・プログラム
メモリ、５・・・１ビツト論理プロセツサ、６・・・ダ
ミーオペレーシミンコート発生器、ｙ 、 ａ・・・双
方向ゲート回路、９・・・アドレスバス切換回路、１０
・・・入出カメモリ、１１・・・入出力パスアダプタ、
１２．１３・・・プロセス入出力装置。
りレーラダー図、第２図は本発明の一実施例を示すプロ
グラマブルコントローラのプログラムメモリの構成図、
第３図はプログラマブルコントローラの回路構成図、第
４図は第３図の回路動作を説明するためのタイムチャー
トである。 １゛°・汎用マイクロフロセ、ｆ１２・・・システムメ
モリ、３・・・システム入出力、・４・・・プログラム
メモリ、５・・・１ビツト論理プロセツサ、６・・・ダ
ミーオペレーシミンコート発生器、ｙ 、 ａ・・・双
方向ゲート回路、９・・・アドレスバス切換回路、１０
・・・入出カメモリ、１１・・・入出力パスアダプタ、
１２．１３・・・プロセス入出力装置。
Claims (3)
- （１）プログラマブルコントローラのシステム制御と数
値演算処理をする汎用マイクロプロセッサと、マイクロ
プログラマブルコントローラのシーケンス制御を分担し
て処理する１ビット論理演算プロセッサと、該両プロセ
ッサの動作をオーバーヘッドなしに切換える切換え手段
と、前記両プロセッサと切換え手段を介して接続され、
各々のプロセッサのプログラムを記憶しているプログラ
ムメモリとを具備して成ることを特徴とするプログラマ
ブルコントローラ。 - （２）前記汎用マイクロプロセッサは、１ビット論理演
算プロセッサが実行中、ダミーの無実行命令を実行し、
プログラマブルコントローラのプログラム歩進させるこ
とを特徴とする特許請求の範囲第１項に記載のプログラ
マブルコントローラ。 - （３）前記両プロセッサの切換え手段は、両プロセッサ
の命令に従って相互にセット、リセット動作を繰返えす
切換えフリップフロップから成ることを特徴とする特許
請求の範囲第１項に記載のプログラマブルコントローラ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16931684A JPS6148001A (ja) | 1984-08-15 | 1984-08-15 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16931684A JPS6148001A (ja) | 1984-08-15 | 1984-08-15 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148001A true JPS6148001A (ja) | 1986-03-08 |
Family
ID=15884274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16931684A Pending JPS6148001A (ja) | 1984-08-15 | 1984-08-15 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148001A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305406A (ja) * | 1987-06-06 | 1988-12-13 | Fanuc Ltd | プログラマブル・コントロ−ラ |
| JPH036705A (ja) * | 1989-06-05 | 1991-01-14 | Hitachi Seiki Co Ltd | シーケンスコントローラ |
| JPH04156602A (ja) * | 1990-10-19 | 1992-05-29 | Sharp Corp | プログラム作成装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104258A (en) * | 1978-02-03 | 1979-08-16 | Hitachi Ltd | Data processor capable of processing as both computer and sequencer |
| JPS54114687A (en) * | 1978-02-27 | 1979-09-06 | Toyoda Mach Works Ltd | Sequence controller |
-
1984
- 1984-08-15 JP JP16931684A patent/JPS6148001A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104258A (en) * | 1978-02-03 | 1979-08-16 | Hitachi Ltd | Data processor capable of processing as both computer and sequencer |
| JPS54114687A (en) * | 1978-02-27 | 1979-09-06 | Toyoda Mach Works Ltd | Sequence controller |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305406A (ja) * | 1987-06-06 | 1988-12-13 | Fanuc Ltd | プログラマブル・コントロ−ラ |
| JPH036705A (ja) * | 1989-06-05 | 1991-01-14 | Hitachi Seiki Co Ltd | シーケンスコントローラ |
| JPH04156602A (ja) * | 1990-10-19 | 1992-05-29 | Sharp Corp | プログラム作成装置 |
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