JPS61269705A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPS61269705A JPS61269705A JP11164185A JP11164185A JPS61269705A JP S61269705 A JPS61269705 A JP S61269705A JP 11164185 A JP11164185 A JP 11164185A JP 11164185 A JP11164185 A JP 11164185A JP S61269705 A JPS61269705 A JP S61269705A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- general
- command
- programmable controller
- response
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、命令実行速度の高速化を達成したプログラ
マブル・コントローラの改良に関する。
マブル・コントローラの改良に関する。
（発明の概要）
この発明では、応用命令実行用の汎用プロセッサと基本
命令実行用の専用プロセッサとを併用して命令実行速度
の高速化を達成したスキャニング方式のプログラマブル
・コントローラにおいて、前記専用プロセッサ内に前記
汎用プロセッサからのコマンドに応答して、ユーザプロ
グラムの１ステップ実行を可能とする制御回路を内蔵し
、これによりこの種併用型プログラマブル・コントロー
ラにおけるデバッグ処理等の容易化を図ったものである
。
命令実行用の専用プロセッサとを併用して命令実行速度
の高速化を達成したスキャニング方式のプログラマブル
・コントローラにおいて、前記専用プロセッサ内に前記
汎用プロセッサからのコマンドに応答して、ユーザプロ
グラムの１ステップ実行を可能とする制御回路を内蔵し
、これによりこの種併用型プログラマブル・コントロー
ラにおけるデバッグ処理等の容易化を図ったものである
。
（従来技術とその問題点）
第６図に従来の一般的なプログラマブル・コントローラ
のハードウェア構成を示す。
のハードウェア構成を示す。
このプログラマブル・コントローラは、汎用のマイクロ
プロセッサ１．ＲＯＭで構成されたシステムメモリ２．
バッテリバックアップまたはＦＲＯＭ等で構成されたユ
ーザプログラムメモリ３゜ＲＡＭで構成されたＩ１０メ
モリ４．入カニニット５．出カニニット６及びプログラ
ミングコンソール７を主体として構成されている。
プロセッサ１．ＲＯＭで構成されたシステムメモリ２．
バッテリバックアップまたはＦＲＯＭ等で構成されたユ
ーザプログラムメモリ３゜ＲＡＭで構成されたＩ１０メ
モリ４．入カニニット５．出カニニット６及びプログラ
ミングコンソール７を主体として構成されている。
なお、８はシステムメモリ２．ユーザプログラムメモリ
３．Ｉ１０メモリ４をチップセレクトするためのアドレ
スデコーダである。
３．Ｉ１０メモリ４をチップセレクトするためのアドレ
スデコーダである。
また、よく知られているように、システムメモリ２内に
はプログラマブル・コントローラの基本動作を司どる制
御プログラム及びインタプリタプログラムなどが格納さ
れており、またユーザプログラムメモリ３内には例えば
ユーザが任意に設定したラダー図に対応した一連の命令
が記憶されており、更にＩ１０メモリ４内には入カニニ
ット５から読込まれた入力データ、出カニニット６へ送
出するための出力データが記憶されている。
はプログラマブル・コントローラの基本動作を司どる制
御プログラム及びインタプリタプログラムなどが格納さ
れており、またユーザプログラムメモリ３内には例えば
ユーザが任意に設定したラダー図に対応した一連の命令
が記憶されており、更にＩ１０メモリ４内には入カニニ
ット５から読込まれた入力データ、出カニニット６へ送
出するための出力データが記憶されている。
このプログラマブル・コントローラにあっては、マイク
ロプロセッサ１内の汎用レジスタの１つをプログラムカ
ウンタ１ａとして割り当て、このプログラムカウンタ１
ａの内容によりユーザプログラムメモリ３を順次アクセ
スするようにしている。
ロプロセッサ１内の汎用レジスタの１つをプログラムカ
ウンタ１ａとして割り当て、このプログラムカウンタ１
ａの内容によりユーザプログラムメモリ３を順次アクセ
スするようにしている。
従って、デバッグ処理等の際にプログラミングコンソー
ル７から１ステップ実行指令が発せられた場合には、プ
ログラムカウンタ１ａで指定される１命令をユーザプロ
グラムメモリ３から読出し、これをシステムプログラム
に従って実行するとともに、その実行終了を検出して、
プログラムカウンタ１ａの歩進を停止させるだけでよい
。
ル７から１ステップ実行指令が発せられた場合には、プ
ログラムカウンタ１ａで指定される１命令をユーザプロ
グラムメモリ３から読出し、これをシステムプログラム
に従って実行するとともに、その実行終了を検出して、
プログラムカウンタ１ａの歩進を停止させるだけでよい
。
このように、汎用マイクロプロセッサ１だけを用いたプ
ログラマブル・コントローラにあっては、１ステップ実
行処理を簡単に行なうことができるが、その反面汎用マ
イクロプロセッサでビット処理を行なうには時間がかか
り、入出力応答性には限界がある。
ログラマブル・コントローラにあっては、１ステップ実
行処理を簡単に行なうことができるが、その反面汎用マ
イクロプロセッサでビット処理を行なうには時間がかか
り、入出力応答性には限界がある。
そこで、最近のプログラマブル・コントローラにあって
は、ＬＤ、ＡＮＤ、ＯＲ，ＯＵＴ等の基本命令について
はビット処理を得意とする専用のマイクロプロセッサを
使用し、ＣＮＴ、ＴＩＭ等の応用命令についてはデータ
処理を得意とする汎用マイクロプロセッサを使用する構
成が採用されている。
は、ＬＤ、ＡＮＤ、ＯＲ，ＯＵＴ等の基本命令について
はビット処理を得意とする専用のマイクロプロセッサを
使用し、ＣＮＴ、ＴＩＭ等の応用命令についてはデータ
処理を得意とする汎用マイクロプロセッサを使用する構
成が採用されている。
しかしながら、このような応用命令実行用の汎用プロセ
ッサと基本命令実行用の専用プロセッサとを併用するプ
ログラマブル・コントローラにあっては、専用プロセッ
サ側にプログラムカウンタを内蔵するようにしているた
め、汎用プロセッサ側からプログラムカウンタを管理す
ることが困難で、この結果１ステップ実行処理を可能と
するためには極めて複雑な回路構成を採用せざるを得な
いという問題点があった。
ッサと基本命令実行用の専用プロセッサとを併用するプ
ログラマブル・コントローラにあっては、専用プロセッ
サ側にプログラムカウンタを内蔵するようにしているた
め、汎用プロセッサ側からプログラムカウンタを管理す
ることが困難で、この結果１ステップ実行処理を可能と
するためには極めて複雑な回路構成を採用せざるを得な
いという問題点があった。
（発明の目的）
この発明の目的は、応用命令実行用の汎用プロセッサと
基本命令実行用の専用プロセッサとを併用するようにし
たスキャニング方式のプログラマブル・コントローラに
おいて、簡単な回路構成によって１ステップ実行処理を
可能とすることにおる。
基本命令実行用の専用プロセッサとを併用するようにし
たスキャニング方式のプログラマブル・コントローラに
おいて、簡単な回路構成によって１ステップ実行処理を
可能とすることにおる。
（発明の構成と効果）
この発明は上記の目的を達成するために、応用命令実行
用の汎用プロセッサと基本命令実行用の専用プロセッサ
とを併用するようにしたスキャニング方式のプログラマ
ブル・コントローラにおいて； 前記汎用プロセッサからのコマンドに応答して、ユーザ
プログラムの１ステップ実行を可能とする制御回路を前
記専用プロセッサ内に設けたことを特徴とする。
用の汎用プロセッサと基本命令実行用の専用プロセッサ
とを併用するようにしたスキャニング方式のプログラマ
ブル・コントローラにおいて； 前記汎用プロセッサからのコマンドに応答して、ユーザ
プログラムの１ステップ実行を可能とする制御回路を前
記専用プロセッサ内に設けたことを特徴とする。
このような構成によれば、極めて簡単な回路構成によっ
て、しかも汎用プロセッサ側では単純なコマンド送出処
理を行なうだけで、１ステップ実行処理を可能とするこ
とができる。
て、しかも汎用プロセッサ側では単純なコマンド送出処
理を行なうだけで、１ステップ実行処理を可能とするこ
とができる。
（実施例の説明）
第１図は、本発明に係るプログラマブル・コントローラ
のハードウェア構成を示すブロック図である。なお、同
図において第６図に示した従来例と同一構成部分につい
ては、同符号を付して説明は省略する。
のハードウェア構成を示すブロック図である。なお、同
図において第６図に示した従来例と同一構成部分につい
ては、同符号を付して説明は省略する。
このプログラマブル・コントローラは、応用命令実行用
の汎用プロセッサ９と、基本命令実行用の専用プロセッ
サ１０とを主体として構成されている。
の汎用プロセッサ９と、基本命令実行用の専用プロセッ
サ１０とを主体として構成されている。
専用プロセッサ１０内には、ユーザプログラムメモリ３
をアクセスするためのプログラムカウンタ１０１．ユー
ザプログラムメモリ３から読み出された命令を解読する
命令解読機１０２．解読された命令を実行する演算回路
１０３が設けられるほか、汎用プロセッサ９のアドレス
バスまたは専用プロセッサ１０内のプログラムカウンタ
１０１を択一的にユーザプログラムメモリ３に接続する
マルチプレクサ１０４．同様に汎用プロセッサ９のアド
レスバスまたは命令解読機１０２から得られるアドレス
バスをＩ１０メモリ４に択一的に接続するマルチプレク
サ１０５及びプログラムカウンタ１０１．ユーザプログ
ラムメモリ３．Ｉ１０メモリ４のデータバスを、汎用マ
イクロプロセッサ９に択一的に接続するマルチプレクサ
１０６とが設けられている。
をアクセスするためのプログラムカウンタ１０１．ユー
ザプログラムメモリ３から読み出された命令を解読する
命令解読機１０２．解読された命令を実行する演算回路
１０３が設けられるほか、汎用プロセッサ９のアドレス
バスまたは専用プロセッサ１０内のプログラムカウンタ
１０１を択一的にユーザプログラムメモリ３に接続する
マルチプレクサ１０４．同様に汎用プロセッサ９のアド
レスバスまたは命令解読機１０２から得られるアドレス
バスをＩ１０メモリ４に択一的に接続するマルチプレク
サ１０５及びプログラムカウンタ１０１．ユーザプログ
ラムメモリ３．Ｉ１０メモリ４のデータバスを、汎用マ
イクロプロセッサ９に択一的に接続するマルチプレクサ
１０６とが設けられている。
なお、ここまでの構成については、従来各種の文献で公
知であるため詳細な説明は省略するが、要するに専用プ
ロセッサ１０ではプログラムカウンタ１０１を零にリセ
ットした後、ユーザプログラムメモリ３から順次命令を
読み出すとともに、これが基本命令である場合に限り命
令解読機１０２、演算回路１０３で解読及び実行を行な
い、他方応用命令と解読された場合には、汎用プロセッ
サ９に対して割込み指令を与え、制御権を汎用プロセッ
サ側に手渡す。
知であるため詳細な説明は省略するが、要するに専用プ
ロセッサ１０ではプログラムカウンタ１０１を零にリセ
ットした後、ユーザプログラムメモリ３から順次命令を
読み出すとともに、これが基本命令である場合に限り命
令解読機１０２、演算回路１０３で解読及び実行を行な
い、他方応用命令と解読された場合には、汎用プロセッ
サ９に対して割込み指令を与え、制御権を汎用プロセッ
サ側に手渡す。
すると、汎用プロセッサ９側では、その時点におけるプ
ログラムカウンタ１０１の内容を読込み、これに基づい
てユーザプログラムメモリ３をアクセスして、該当する
命令を汎用プロセッサ９へと読込んで、該当する応用命
令の実行処理を行なうものである。
ログラムカウンタ１０１の内容を読込み、これに基づい
てユーザプログラムメモリ３をアクセスして、該当する
命令を汎用プロセッサ９へと読込んで、該当する応用命
令の実行処理を行なうものである。
このように、応用命令実行用の汎用プロセッサと基本命
令実行用の専用プロセッサとを併用するプログラマブル
・コントローラにおいて、本発明の特徴は汎用プロセッ
サ９からのコマンドに応答して、ユーザプログラムの１
ステップ実行を可能とする１ステップ実行制御回路１０
７を専用プロセッサ１０内に設けた点にある。
令実行用の専用プロセッサとを併用するプログラマブル
・コントローラにおいて、本発明の特徴は汎用プロセッ
サ９からのコマンドに応答して、ユーザプログラムの１
ステップ実行を可能とする１ステップ実行制御回路１０
７を専用プロセッサ１０内に設けた点にある。
１ステップ実行制御回路１０７の詳細を第２図に示す。
同図に示す如く、この］ステップ実実行制御路は当該回
路の特定アドレスを検出するアドレスデコーダ１０７１
と、このアドレスデコーダ１０７１の出力に応答して、
汎用マイクロプロセッサ９のデータバスＤＢの第１ビツ
ト目ＤＢ１゜第１ビツト目ＤＢ１の内容をそれぞれ読込
む２個のＤ型フリップフロップ１０７２．１０７３と、
フリップフロップ１０７２から出力される５ＴＯＰ信号
を所定時間遅延させる２個の遅延用り型フリップフロッ
プ１０７４．１０７５と、フリップフロップ１０７３か
ら出力される５ＴＡＲＴ信号でセットされ、かつ遅延後
の５ＴＯＰ信号でリセットされるＲＳフリップフロップ
１０７６と、このフリップフロップ１０７６のＱ出力で
プログラムカウンタ用のクロックＣＰ７をゲート制御す
るアンドゲート１０７７と、ＲＥＳＥＴ信号またはフリ
ップフロップ１０７６のＱ出力で択一的にリセットされ
るタイミングパルス発生回路１０７８を主体として構成
されている。
路の特定アドレスを検出するアドレスデコーダ１０７１
と、このアドレスデコーダ１０７１の出力に応答して、
汎用マイクロプロセッサ９のデータバスＤＢの第１ビツ
ト目ＤＢ１゜第１ビツト目ＤＢ１の内容をそれぞれ読込
む２個のＤ型フリップフロップ１０７２．１０７３と、
フリップフロップ１０７２から出力される５ＴＯＰ信号
を所定時間遅延させる２個の遅延用り型フリップフロッ
プ１０７４．１０７５と、フリップフロップ１０７３か
ら出力される５ＴＡＲＴ信号でセットされ、かつ遅延後
の５ＴＯＰ信号でリセットされるＲＳフリップフロップ
１０７６と、このフリップフロップ１０７６のＱ出力で
プログラムカウンタ用のクロックＣＰ７をゲート制御す
るアンドゲート１０７７と、ＲＥＳＥＴ信号またはフリ
ップフロップ１０７６のＱ出力で択一的にリセットされ
るタイミングパルス発生回路１０７８を主体として構成
されている。
以上の構成において、プログラミングコンソール７から
デバッグ等のために１ステップ実行指令が汎用プロセッ
サ９に与えられた場合、汎用プロセッサ９としてはデー
タバスＤＢのＤＢＯ，ＤＢｌの双方に１″を送出し、同
時に１ステップ実行制御回路１０７をアクセスすればよ
い。
デバッグ等のために１ステップ実行指令が汎用プロセッ
サ９に与えられた場合、汎用プロセッサ９としてはデー
タバスＤＢのＤＢＯ，ＤＢｌの双方に１″を送出し、同
時に１ステップ実行制御回路１０７をアクセスすればよ
い。
するとフリップフロップ１０７６は、基本命令の１ステ
ツプに要する最大時間だけセット状態に保持され、クロ
ックパルスＣＰ７をプログラムカウンタ１０１へ供給す
る（第３図、第４図参照）。
ツプに要する最大時間だけセット状態に保持され、クロ
ックパルスＣＰ７をプログラムカウンタ１０１へ供給す
る（第３図、第４図参照）。
ここで、第５図に示されるように基本命令の中でＬＤ、
ＯＲ，ＡＮＤについては１マシンサイクルＭ１を必要と
し、またＯＵＴ、ＫＲについては２マシンサイクルＭｌ
、Ｍ２を必要とする。
ＯＲ，ＡＮＤについては１マシンサイクルＭ１を必要と
し、またＯＵＴ、ＫＲについては２マシンサイクルＭｌ
、Ｍ２を必要とする。
従って、２マシンサイクル分だけクロックパルスＣＰ７
をプログラムカウンタＰＣへ供給してやれば、汎用プロ
セッサ９からのコマンドに応答して専用プロセッサ１０
内において基本命令の１ステップ実行を行なわせること
ができるわけである。
をプログラムカウンタＰＣへ供給してやれば、汎用プロ
セッサ９からのコマンドに応答して専用プロセッサ１０
内において基本命令の１ステップ実行を行なわせること
ができるわけである。
このように本発明にあっては、データバスＤＢのＤＢＯ
，ＤＢＩにそれぞれ“１″を送る形で専用プロセッサ１
０に対してコマンドを与えることにより専用プロセッサ
１０内において基本命令の１ステップ実行を行なわせる
ことができ、またそのための具体的な回路としても、第
２図に示す如く、単にフリップフロップとわずかのゲー
ト素子を組合せるだけで済み、専用プロセッサ１０を例
えばゲートアレイで構成する場合でも簡単に製作するこ
とができる。
，ＤＢＩにそれぞれ“１″を送る形で専用プロセッサ１
０に対してコマンドを与えることにより専用プロセッサ
１０内において基本命令の１ステップ実行を行なわせる
ことができ、またそのための具体的な回路としても、第
２図に示す如く、単にフリップフロップとわずかのゲー
ト素子を組合せるだけで済み、専用プロセッサ１０を例
えばゲートアレイで構成する場合でも簡単に製作するこ
とができる。
第１図は本発明に係るプログラマブル・コントローラの
ハードウェア構成を示すブロック図、第２図は１ステッ
プ実行制御回路の詳細を示す回路図、第３図は第２図に
おける各部の信号状態を示すタイムチャート、第４図は
第２図における各部の信号状態を示すタイムチャート、
第５図は各命令とマシンサイクルとの関係を示すタイム
チャー１−１第６図は従来のプログラマブル・コントロ
ーラの一例を示すブロック図である。
ハードウェア構成を示すブロック図、第２図は１ステッ
プ実行制御回路の詳細を示す回路図、第３図は第２図に
おける各部の信号状態を示すタイムチャート、第４図は
第２図における各部の信号状態を示すタイムチャート、
第５図は各命令とマシンサイクルとの関係を示すタイム
チャー１−１第６図は従来のプログラマブル・コントロ
ーラの一例を示すブロック図である。
Claims (1)
- （１）応用命令実行用の汎用プロセッサと基本命令実行
用の専用プロセッサとを併用するようにしたスキャニン
グ方式のプログラマブル・コントローラにおいて； 前記汎用プロセッサからのコマンドに応答して、ユーザ
プログラムの１ステップ実行を可能とする制御回路を前
記専用プロセッサ内に設けたことを特徴とするプログラ
マブル・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11164185A JPS61269705A (ja) | 1985-05-24 | 1985-05-24 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11164185A JPS61269705A (ja) | 1985-05-24 | 1985-05-24 | プログラマブル・コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269705A true JPS61269705A (ja) | 1986-11-29 |
Family
ID=14566461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11164185A Pending JPS61269705A (ja) | 1985-05-24 | 1985-05-24 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269705A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54102940A (en) * | 1978-01-31 | 1979-08-13 | Nec Corp | Information process system |
| JPS5533298A (en) * | 1978-08-24 | 1980-03-08 | Texas Instruments Inc | Programmable inteligent process controller |
| JPS57111639A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Program debugging system |
| JPS57203162A (en) * | 1981-06-08 | 1982-12-13 | Toshiba Corp | One-chip microcomputer |
-
1985
- 1985-05-24 JP JP11164185A patent/JPS61269705A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54102940A (en) * | 1978-01-31 | 1979-08-13 | Nec Corp | Information process system |
| JPS5533298A (en) * | 1978-08-24 | 1980-03-08 | Texas Instruments Inc | Programmable inteligent process controller |
| JPS57111639A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Program debugging system |
| JPS57203162A (en) * | 1981-06-08 | 1982-12-13 | Toshiba Corp | One-chip microcomputer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02252008A (ja) | マイクロプロセッサ | |
| JPH03204737A (ja) | 信号処理プロセッサのデバッグ回路 | |
| US4667285A (en) | Microcomputer unit | |
| JPS62179033A (ja) | 集積回路マイクロプロセツサ | |
| JP2784001B2 (ja) | プログラマブルコントローラの命令処理回路 | |
| JP2758624B2 (ja) | マイクロプログラムの調速方式 | |
| JP2808757B2 (ja) | デバッグ用マイクロプロセッサ | |
| JPH05298088A (ja) | マイクロコンピュータ | |
| JPH0411895B2 (ja) | ||
| JPS6148001A (ja) | プログラマブルコントロ−ラ | |
| JPS6128144A (ja) | トレ−ス動作実行装置 | |
| JPS6310444B2 (ja) | ||
| JPH02263256A (ja) | マイクロコンピュータ及びコントローラ | |
| JPH0683986A (ja) | シングルチップ・マイクロコンピュータ | |
| JPS58213370A (ja) | マイクロプログラム制御方式プロセツサ | |
| JPS59106048A (ja) | マイクロプロセツサシステム | |
| JPH02176830A (ja) | 割込み制御方式 | |
| JPH01161541A (ja) | 評価用シングルチップマイクロコンピュータ | |
| JPH0259828A (ja) | マイクロコンピュータ開発支援装置 | |
| JPS6148189B2 (ja) | ||
| JPS6349941A (ja) | 演算処理装置 | |
| JPH04353927A (ja) | マイクロ・プロセッサ | |
| JPS61264432A (ja) | シ−ケンス演算制御装置 | |
| JPH04162150A (ja) | ウォッチドッグタイマ制御回路 | |
| JPS62197834A (ja) | マイクロプログラム制御装置 |