JPS6148049A - メモリ・アクセスのチエツク装置 - Google Patents
メモリ・アクセスのチエツク装置Info
- Publication number
- JPS6148049A JPS6148049A JP59169784A JP16978484A JPS6148049A JP S6148049 A JPS6148049 A JP S6148049A JP 59169784 A JP59169784 A JP 59169784A JP 16978484 A JP16978484 A JP 16978484A JP S6148049 A JPS6148049 A JP S6148049A
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- physical address
- access
- logical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は予め設定したアドレスへ、予め設定した種類
のアクセス（書込みのためのアクセスか読゛出しのため
のアクセスかのアクセスの種類）が実行されたか否かを
判定するメモリ・アクセスのチェック装置に関するもの
である。
のアクセス（書込みのためのアクセスか読゛出しのため
のアクセスかのアクセスの種類）が実行されたか否かを
判定するメモリ・アクセスのチェック装置に関するもの
である。
第１図は従来の装置を示すブロック図でろって、図にお
いて（１）は主記憶装置（以下ＭＭＵ と略記する）
、＋２１は調理アドレスレジスタ、＋３１１４アドレス
変換回路、（４１は物理アドレスレジスタ、（５）はア
ドレスサーチモード、（６）はアクセス制御コード、（
７）はアドレスサーチモード信号、（８）は比較回路（
以下ＣＭＰと略記する）、＋９１はアドレス一致判定信
号である。
いて（１）は主記憶装置（以下ＭＭＵ と略記する）
、＋２１は調理アドレスレジスタ、＋３１１４アドレス
変換回路、（４１は物理アドレスレジスタ、（５）はア
ドレスサーチモード、（６）はアクセス制御コード、（
７）はアドレスサーチモード信号、（８）は比較回路（
以下ＣＭＰと略記する）、＋９１はアドレス一致判定信
号である。
ＭＭＵ ＋１１にアクセスするためには処理装置からは
論理アドレスが出力されて論理アドレスレシス１２）に
格納される。論理アドレスレジスタ（２）の内容がアド
レス変換回路（３１により物理アドレスに変換されて物
理アドレスレジスタｆ４１に格納される。物理アドレス
はＮ１ＶＬＴ ｉｌｌの単位メモリ（たとえば１バイト
）の物理的位置と直接に対応するもので、物理アドレス
によってＭＭＵ ｉｌｌ 内の所望のバイトにアクセス
することができる。プログラムを作成するような場合、
物理アドレスを指定するプログラムを作成するのは面倒
であるので、そのプログラム内では自己矛盾全米さない
とゆう条件の下で自由に論理アドレスを考え、この論理
アドレスを指定するプログラムを作成する。従って、処
理装置から出力される箱ｉ理アドレスはアドレス変換回
路（３１によって物理アドレスに変換された上で、ＭＭ
Ｕ（１）へのアクセスに用いられる。
論理アドレスが出力されて論理アドレスレシス１２）に
格納される。論理アドレスレジスタ（２）の内容がアド
レス変換回路（３１により物理アドレスに変換されて物
理アドレスレジスタｆ４１に格納される。物理アドレス
はＮ１ＶＬＴ ｉｌｌの単位メモリ（たとえば１バイト
）の物理的位置と直接に対応するもので、物理アドレス
によってＭＭＵ ｉｌｌ 内の所望のバイトにアクセス
することができる。プログラムを作成するような場合、
物理アドレスを指定するプログラムを作成するのは面倒
であるので、そのプログラム内では自己矛盾全米さない
とゆう条件の下で自由に論理アドレスを考え、この論理
アドレスを指定するプログラムを作成する。従って、処
理装置から出力される箱ｉ理アドレスはアドレス変換回
路（３１によって物理アドレスに変換された上で、ＭＭ
Ｕ（１）へのアクセスに用いられる。
ところで、所定のアドレスに対し所定のアクセスが行わ
れたか否かをチェックするメモリ・アクセスのチェック
が必要な場合がらり、第１図に示す装置はこのためのメ
モリ・アクセスのチェック装置であり、−例として論理
アト２３２００番地に対し新しいデータが書込まれたか
（すなわちストア動作が行われたか）否かをチェックす
る場合を例にして第１図に示す装置の動作を説明する。
れたか否かをチェックするメモリ・アクセスのチェック
が必要な場合がらり、第１図に示す装置はこのためのメ
モリ・アクセスのチェック装置であり、−例として論理
アト２３２００番地に対し新しいデータが書込まれたか
（すなわちストア動作が行われたか）否かをチェックす
る場合を例にして第１図に示す装置の動作を説明する。
この場合には、アドレスサーチレジスタ（５）に２００
番地を設定し、アドレスサーチモード信号としてはスト
アモードに対応する信号をセットしておく。
番地を設定し、アドレスサーチモード信号としてはスト
アモードに対応する信号をセットしておく。
データ処理が実行され、論理アドレスレジスタ＋２１の
内容が変化するたびにその内容がアドレスサーチレジス
タ（５）の内容とＣＭＰ ｔ８＋において比奴される。
内容が変化するたびにその内容がアドレスサーチレジス
タ（５）の内容とＣＭＰ ｔ８＋において比奴される。
両者が一致し、すなわち、上述の数値例では、論理アト
２３２００番地が論理アドレスレジスタ＋２１に格納さ
れ、かつ、アクセス制御コード＋６１ カ書込み（すな
わちストア動作）のためのアクセスであることを示すと
きＣＭＰ １８１はアドレス一致判定信号＋９１として
論理「１」の信号を出力する。このアドレス一致判定信
号（９）が論理「１」になるとそのとき実行中のマシン
命令の実行の終りに園期して割込みを発生させるかシス
テムを停止状態にすることで２００＠地にストアのため
のアクセスを行ったマシン命令の実行を識別することが
できる。
２３２００番地が論理アドレスレジスタ＋２１に格納さ
れ、かつ、アクセス制御コード＋６１ カ書込み（すな
わちストア動作）のためのアクセスであることを示すと
きＣＭＰ １８１はアドレス一致判定信号＋９１として
論理「１」の信号を出力する。このアドレス一致判定信
号（９）が論理「１」になるとそのとき実行中のマシン
命令の実行の終りに園期して割込みを発生させるかシス
テムを停止状態にすることで２００＠地にストアのため
のアクセスを行ったマシン命令の実行を識別することが
できる。
ところで、論理アドレスと物理アドレスとについて先に
説明した所から明らかなように、論理アドレスと物理ア
ドレスとの間には一対一の対応はなく、互に異なる複数
の論理アドレスから同一の物理アドレスに変換される場
合があり、ＭＭＵ（１）のどのアドレスに対しストア動
作が行われたかということは、ＭＭＵ（１）の物理アド
レスに対してチェックすることが必要な場合がある。し
かるに。
説明した所から明らかなように、論理アドレスと物理ア
ドレスとの間には一対一の対応はなく、互に異なる複数
の論理アドレスから同一の物理アドレスに変換される場
合があり、ＭＭＵ（１）のどのアドレスに対しストア動
作が行われたかということは、ＭＭＵ（１）の物理アド
レスに対してチェックすることが必要な場合がある。し
かるに。
第１図に示す従来の回路では論理アドレスに対してしか
チェックできないため、物理アドレスに対してチェック
するためには該当する物理アドレスに変換される可能性
のあるすべての論理アドレスを順番にアドレスサーチレ
ジスタ（５）にセットしてチェックしてゆく必要があυ
、該当する物理アドレスにたどりつくまで手間と時間が
かかるという欠点があった。
チェックできないため、物理アドレスに対してチェック
するためには該当する物理アドレスに変換される可能性
のあるすべての論理アドレスを順番にアドレスサーチレ
ジスタ（５）にセットしてチェックしてゆく必要があυ
、該当する物理アドレスにたどりつくまで手間と時間が
かかるという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明ではセレクタを設けて処
理アドレスレジスタの内容及び物理アドレスレジスタの
内容から任意に選択した１方のレジスタの内容をＣＭＰ
に入力できるようにした。
めになされたもので、この発明ではセレクタを設けて処
理アドレスレジスタの内容及び物理アドレスレジスタの
内容から任意に選択した１方のレジスタの内容をＣＭＰ
に入力できるようにした。
以下この発明の実施例を図面について説明する。
第２図はこの発明の一実施例を示すブロック図で、第２
図において第１図と同一符号は同−又は相当部分を示し
、Ｕ■はセレクタで、ｔｔＵは制御信号である。論理ア
ドレスレジスタ（２）及び物理アドレスレジスタ（４）
の内容がセレクタ１１０１の２人力で、制（Ａ’信号ｕ
ＩＩの論理が「１」のとき論理アドレスレジスタ（２）
の内容が、制御信号（ＩＩＪの論理が「０」のとき物理
アドレスレジスタ（４１の内容がＣＭＰ（８）の一方の
入力となる。
図において第１図と同一符号は同−又は相当部分を示し
、Ｕ■はセレクタで、ｔｔＵは制御信号である。論理ア
ドレスレジスタ（２）及び物理アドレスレジスタ（４）
の内容がセレクタ１１０１の２人力で、制（Ａ’信号ｕ
ＩＩの論理が「１」のとき論理アドレスレジスタ（２）
の内容が、制御信号（ＩＩＪの論理が「０」のとき物理
アドレスレジスタ（４１の内容がＣＭＰ（８）の一方の
入力となる。
したがって制御信号Ｕの論理を「１」にすると第２図の
回路の動作は第１図の回路の動作と同様である。
回路の動作は第１図の回路の動作と同様である。
ＭＭＵ（１）の物理アドレス２０００番地に対するメモ
リ・アクセスのチェックを行う場合はアドレスサーチレ
ジスタ（５）に２０００番地を設定し、ストアモ−ドの
アクセスに対するチェックを行う場合はアドレスサーチ
モード信号としてはストアモードに対応する信号をセッ
トしておく。また、制御信号（１υの論理は「０」にセ
ットする。
リ・アクセスのチェックを行う場合はアドレスサーチレ
ジスタ（５）に２０００番地を設定し、ストアモ−ドの
アクセスに対するチェックを行う場合はアドレスサーチ
モード信号としてはストアモードに対応する信号をセッ
トしておく。また、制御信号（１υの論理は「０」にセ
ットする。
論理アドレスレジスタ（２１の内容が順次変化し、従っ
て物理アドレスレジスタ（４１の内容が変化し、２００
０番となりその時のアクセス制御コード（６１がストア
（書込み）を指示しているとき、アドレス−敷料定信号
（９）が出力される。以後の処理は第１図について説明
したと同様である。
て物理アドレスレジスタ（４１の内容が変化し、２００
０番となりその時のアクセス制御コード（６１がストア
（書込み）を指示しているとき、アドレス−敷料定信号
（９）が出力される。以後の処理は第１図について説明
したと同様である。
以上のようにこの発明によれば物理アドレスに関しても
メモリ・アクセスのチェックを行うことができるように
したので、ＭＭＵ内の物理アドレス位置のデータ内容を
変更するマシン命令実行位置をつきとめることができ、
プログラムデバッグを効率よく実行することができる。
メモリ・アクセスのチェックを行うことができるように
したので、ＭＭＵ内の物理アドレス位置のデータ内容を
変更するマシン命令実行位置をつきとめることができ、
プログラムデバッグを効率よく実行することができる。
第１図は従来の装置を示すブロック図、第２図はこの発
明の一実施例を示すブロック図である。 １１１・・・ＭＭＵ、 ＋２１・・・論理アドレスレ
ジスタ、（３）・・・アドレス菱換回路、（４１・・・
物理アドレスレジスタ、（５）・・・アドレスサーチレ
ジスタ、１８）・・・ＣＭＰ、１１０＋・・・セレクタ
。 尚、各図中同一符号は同−又は相当部分を示す。
明の一実施例を示すブロック図である。 １１１・・・ＭＭＵ、 ＋２１・・・論理アドレスレ
ジスタ、（３）・・・アドレス菱換回路、（４１・・・
物理アドレスレジスタ、（５）・・・アドレスサーチレ
ジスタ、１８）・・・ＣＭＰ、１１０＋・・・セレクタ
。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 主記憶装置にアクセスするため処理装置から出力される
論理アドレスを格納する論理アドレスレジスタ、 この論理アドレスレジスタに格納されている論理アドレ
スを上記主記憶装置の物理アドレスに変換するアドレス
変換回路、 このアドレス変換回路の出力の物理アドレスを格納する
物理アドレスレジスタ、 チェック対象のアドレスを格納するアドレスサーチレジ
スタ、 上記論理アドレスレジスタの内容及び上記物理アドレス
レジスタの内容を入力し制御信号に従っていずれかの入
力を出力するセレクタ、 このセレクタの出力が上記アドレスサーチレジスタの内
容と一致し、かつ上記主記憶装置へのアクセス条件があ
らかじめ設定した条件に一致したときアドレス一致判定
信号を出力する比較回路を備えたメモリ・アクセスのチ
ェック装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169784A JPS6148049A (ja) | 1984-08-14 | 1984-08-14 | メモリ・アクセスのチエツク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169784A JPS6148049A (ja) | 1984-08-14 | 1984-08-14 | メモリ・アクセスのチエツク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148049A true JPS6148049A (ja) | 1986-03-08 |
Family
ID=15892807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59169784A Pending JPS6148049A (ja) | 1984-08-14 | 1984-08-14 | メモリ・アクセスのチエツク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148049A (ja) |
-
1984
- 1984-08-14 JP JP59169784A patent/JPS6148049A/ja active Pending
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