JPS6148222A - スイツチト・キヤパシタ・フイルタ - Google Patents
スイツチト・キヤパシタ・フイルタInfo
- Publication number
- JPS6148222A JPS6148222A JP16927884A JP16927884A JPS6148222A JP S6148222 A JPS6148222 A JP S6148222A JP 16927884 A JP16927884 A JP 16927884A JP 16927884 A JP16927884 A JP 16927884A JP S6148222 A JPS6148222 A JP S6148222A
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- JP
- Japan
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- capacitor
- operational amplifier
- integration
- clock signal
- filter
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路化を容易にした２次以上のフィルタ
を構成するスイッチト・キャパシタ・フィルタに関する
ものである。
を構成するスイッチト・キャパシタ・フィルタに関する
ものである。
従来のスイッチト・キャパシタ・フィルタは、フィルタ
関数１次当り１個の演算増幅器を必要上する積分回路を
備えているものである。例えば、第７図は、従来の２次
スイッチト・キャパシタ・フィルタを示し、ＩＮは入力
端子、ＯＵＴは出力端子、■、■は、第８図の（ａｌ、
（ｂｌに示すように、クロック信号φ１．ψ２により
オン、オフするＭＯＳ）ランジスタから構成されたスイ
ッチであり、又ＯＰ１．ＯＰ２は演算増幅器、ＣＢ１．
ＣＢ２は積分容量、ＣＯ〜Ｃ３はスイッチト・キャパシ
タである。
関数１次当り１個の演算増幅器を必要上する積分回路を
備えているものである。例えば、第７図は、従来の２次
スイッチト・キャパシタ・フィルタを示し、ＩＮは入力
端子、ＯＵＴは出力端子、■、■は、第８図の（ａｌ、
（ｂｌに示すように、クロック信号φ１．ψ２により
オン、オフするＭＯＳ）ランジスタから構成されたスイ
ッチであり、又ＯＰ１．ＯＰ２は演算増幅器、ＣＢ１．
ＣＢ２は積分容量、ＣＯ〜Ｃ３はスイッチト・キャパシ
タである。
クロック信号φ１がハイレベルとなるとスイッチ■がオ
ンとなり、又クロック信号φ２がハイレベルとなるとス
イッチ■がオンとなる。これらの２相のクロック信号φ
１．φ２は、例えば、第９図に示すように、同時にハイ
レベルとならないようにタイミングが設定されているの
で、スイッチ■、■が同時にオンとなることはない。ク
ロック信号φ１がハイレベルでスイッチ■がオンの時、
演算増幅器ＯＰ１にキャパシタＣｏ、ＣＩが接続され、
積分容量ＣＢＩとによる積分動作が行われ、又キャパシ
タＣ２，Ｃ３は演算増幅器ＯＰＩ。
ンとなり、又クロック信号φ２がハイレベルとなるとス
イッチ■がオンとなる。これらの２相のクロック信号φ
１．φ２は、例えば、第９図に示すように、同時にハイ
レベルとならないようにタイミングが設定されているの
で、スイッチ■、■が同時にオンとなることはない。ク
ロック信号φ１がハイレベルでスイッチ■がオンの時、
演算増幅器ＯＰ１にキャパシタＣｏ、ＣＩが接続され、
積分容量ＣＢＩとによる積分動作が行われ、又キャパシ
タＣ２，Ｃ３は演算増幅器ＯＰＩ。
ＣＢ２と切り離され、演算増幅器ＯＰ２は積分値を保持
している状態となる。又クロック信号φ２がハイレベル
でスイッチ■がオンの時、演算増幅器ＯＰＩは積分値を
保持している状態となり、又演算増幅器ＯＰ２にキャパ
シタＣ２，Ｃ３が接続され、積分容１ｃＢ２とによる積
分動作が行われる。
している状態となる。又クロック信号φ２がハイレベル
でスイッチ■がオンの時、演算増幅器ＯＰＩは積分値を
保持している状態となり、又演算増幅器ＯＰ２にキャパ
シタＣ２，Ｃ３が接続され、積分容１ｃＢ２とによる積
分動作が行われる。
このスイッチト・キャパシタ・フィルタの伝達関数Ｈ（
Ｚ）は、 −−−−ｆｌ＋ となる。
Ｚ）は、 −−−−ｆｌ＋ となる。
尚、Ｋｏ＝ＣＯ／ＣＢＩ、に、＝Ｃ２／ＣＢ２、 Ｋ２
＝Ｃ２／ＣＢ２． Ｋ３ ＝Ｃ３／ＣＢ２．又Ｚ＝ｅ
”” 、Ｔ＝１／ｆｃ 、ｆｃ−クロック周波数であり
、ＣＯ〜Ｃ３及びＣＢ１．ＣＢ２の容量をそれぞれＣ０
＝０．４ｐＦ、Ｃ１＝０．４ｐＦ、Ｃ２＝０．２９１４
ｐＦ、 Ｃ３＝０．４１４ｐＦ、ＣＢ１＝２０ｐＦ、
ＣＢ２＝２０ｐＦとし、クロック周波数ｆｃを５０ＫＨ
ｚとすると、第７図に示すスイッチト・キャパシタ・フ
ィルタは、第１０図に示す周波数特性を有するローパス
フィルタとなる。なお、クロック周波数ｆｃを変更する
と、この周波数特性は平行移動した特性となる。
＝Ｃ２／ＣＢ２． Ｋ３ ＝Ｃ３／ＣＢ２．又Ｚ＝ｅ
”” 、Ｔ＝１／ｆｃ 、ｆｃ−クロック周波数であり
、ＣＯ〜Ｃ３及びＣＢ１．ＣＢ２の容量をそれぞれＣ０
＝０．４ｐＦ、Ｃ１＝０．４ｐＦ、Ｃ２＝０．２９１４
ｐＦ、 Ｃ３＝０．４１４ｐＦ、ＣＢ１＝２０ｐＦ、
ＣＢ２＝２０ｐＦとし、クロック周波数ｆｃを５０ＫＨ
ｚとすると、第７図に示すスイッチト・キャパシタ・フ
ィルタは、第１０図に示す周波数特性を有するローパス
フィルタとなる。なお、クロック周波数ｆｃを変更する
と、この周波数特性は平行移動した特性となる。
前述のように、２次スイッチト・キャパシタ・フィルタ
は、それぞれ積分容量ＣＢＩ、ＣＢ２を接続した２個の
演算増幅器ＯＰＩ、ＯＰ２を必要とするものである。こ
のような演算増幅器ＯＰＩ、ＣＢ２は、比較的消費電力
が大きく且つ占有面積が大きいものであるから、高次フ
ィルタを構成する場合には、集積回路化が困難となる欠
点があった。
は、それぞれ積分容量ＣＢＩ、ＣＢ２を接続した２個の
演算増幅器ＯＰＩ、ＯＰ２を必要とするものである。こ
のような演算増幅器ＯＰＩ、ＣＢ２は、比較的消費電力
が大きく且つ占有面積が大きいものであるから、高次フ
ィルタを構成する場合には、集積回路化が困難となる欠
点があった。
本発明は、このような演算増幅器を１個で済むようにし
て、集積回路化を容易にすることを目的とするものであ
る。
て、集積回路化を容易にすることを目的とするものであ
る。
本発明のスイッチト・キャパシタ・フィルタは、２次以
上のフィルタを構成するスイッチト・キャパシタ・フィ
ルタに於いて、複数の積分容量を１個の演算増幅器にク
ロック信号に応じて順次接続、切り離しを行うようにし
た積分回路を設けたものである。
上のフィルタを構成するスイッチト・キャパシタ・フィ
ルタに於いて、複数の積分容量を１個の演算増幅器にク
ロック信号に応じて順次接続、切り離しを行うようにし
た積分回路を設けたものである。
積分容量と演算増幅器とからなる積分回路は、クロック
信号の半周期に於いて積分動作を行うものであるから、
他の半周期に於いて他の積分容量による積分動作を行わ
せて、１個の演算増幅器により、複数種類の積分容量を
切換えて、積分動作を行わせるものである。
信号の半周期に於いて積分動作を行うものであるから、
他の半周期に於いて他の積分容量による積分動作を行わ
せて、１個の演算増幅器により、複数種類の積分容量を
切換えて、積分動作を行わせるものである。
以下図面を参照して、本発明の実施例について詳細に説
明する。
明する。
第１図は、本発明の一実施例の２次スイッチト・キャパ
シタ・フィルタの回路図であり、第７図と同一符号は同
一部分を示し、ＣＢ３は演算増幅器、Ｃ４，Ｃ５はキャ
パシタである。演算増幅器ＣＢ３の出力端子と、一端子
との間に、積分容量ＣＢＩ、ＣＢ２をそれぞれスイッチ
■、■を介して接続し、この演算増幅器ＯＰ３の出力端
子と、フィルタの出力端子ＯＵＴとの間にスイッチ■を
接続し、第７図に於けるキャパシタＣ２の代わりとして
、その容量の２倍の容量のキャパシタＣ４、Ｃ５をそれ
ぞれ接続している。
シタ・フィルタの回路図であり、第７図と同一符号は同
一部分を示し、ＣＢ３は演算増幅器、Ｃ４，Ｃ５はキャ
パシタである。演算増幅器ＣＢ３の出力端子と、一端子
との間に、積分容量ＣＢＩ、ＣＢ２をそれぞれスイッチ
■、■を介して接続し、この演算増幅器ＯＰ３の出力端
子と、フィルタの出力端子ＯＵＴとの間にスイッチ■を
接続し、第７図に於けるキャパシタＣ２の代わりとして
、その容量の２倍の容量のキャパシタＣ４、Ｃ５をそれ
ぞれ接続している。
従って、クロック信号φ１がハイレベルでスイッチ■が
オンの期間に、演算増幅器ＯＰ３には積分容量ＣＢＩが
接続されて積分動作が行われ、積分値はキャパシタＣ５
に保持され、又クロック信号φ２がハイレベルでスイッ
チ■がオンの期間に、演算増幅器ＯＰ３には積分容量Ｃ
Ｂ２が接続されて積分動作が行われ、積分値はスイッチ
■を介して出力端子ＯＵＴに出力される。即ち、演算増
幅器ＯＰ３は時分割的に積分容量ＣＢＩ、ＣＢ２を用い
て積分動作を行うものである。
オンの期間に、演算増幅器ＯＰ３には積分容量ＣＢＩが
接続されて積分動作が行われ、積分値はキャパシタＣ５
に保持され、又クロック信号φ２がハイレベルでスイッ
チ■がオンの期間に、演算増幅器ＯＰ３には積分容量Ｃ
Ｂ２が接続されて積分動作が行われ、積分値はスイッチ
■を介して出力端子ＯＵＴに出力される。即ち、演算増
幅器ＯＰ３は時分割的に積分容量ＣＢＩ、ＣＢ２を用い
て積分動作を行うものである。
この第１図の回路構成が、第７図の回路構成と等価であ
ることを次に説明する。
ることを次に説明する。
クロック信号φ１がハイレベルの時は、スインチ■がオ
ン、スイッチ■がオフであるから、第７図の回路構成に
於ける信号の流れは、第２図に示す実線径路となり、点
線はオフ状態の径路である。即ち、入力端子１’ Ｎは
キャパシタＣＯを介して演算増幅器ＯＰＩの一端子に接
続され、この一端子はキャパシタＣ１を介して接地され
る。又演算増幅器ＯＰＩの出力端子とキャパシタＣ２と
の間は切り離される。又キャパシタＣ２，Ｃ３はスイッ
チ■を介して両端が接地され、演算増幅器ＯＰ２は積分
容量ＣＢ２が接続された状態で他の回路から切り離され
ている。
ン、スイッチ■がオフであるから、第７図の回路構成に
於ける信号の流れは、第２図に示す実線径路となり、点
線はオフ状態の径路である。即ち、入力端子１’ Ｎは
キャパシタＣＯを介して演算増幅器ＯＰＩの一端子に接
続され、この一端子はキャパシタＣ１を介して接地され
る。又演算増幅器ＯＰＩの出力端子とキャパシタＣ２と
の間は切り離される。又キャパシタＣ２，Ｃ３はスイッ
チ■を介して両端が接地され、演算増幅器ＯＰ２は積分
容量ＣＢ２が接続された状態で他の回路から切り離され
ている。
又クロック信号φ２がハイレベルの時は、スイッチ■は
オフ、スイッチ■はオンとなるから、第３図に示す状態
となる。即ち、入力端子ＩＮは切り離され、演算増幅器
ＯＰｌの一端子とキャパシタＣｏ、ＣＩとの間も切り離
され、その演算増幅器ＯＰ１の出力端子はキャパシタＣ
２を介して演算増幅器ＯＰ２の一端子に接続され、演算
増幅器ＯＰＩの積分電荷が演算増幅器ＯＰ２に転送され
て、演算増幅器ＯＰ２に於ける積分動作が行われる。
オフ、スイッチ■はオンとなるから、第３図に示す状態
となる。即ち、入力端子ＩＮは切り離され、演算増幅器
ＯＰｌの一端子とキャパシタＣｏ、ＣＩとの間も切り離
され、その演算増幅器ＯＰ１の出力端子はキャパシタＣ
２を介して演算増幅器ＯＰ２の一端子に接続され、演算
増幅器ＯＰＩの積分電荷が演算増幅器ＯＰ２に転送され
て、演算増幅器ＯＰ２に於ける積分動作が行われる。
前述のように、クロック信号φ１がハイレベルの期間に
、演算増幅器ＯＰＩが積分動作を行い、クロック信号φ
２がハイレベルの期間に、演算増幅器ＯＰ１の積分出力
がキャパシタＣ２を介して転送されて、演算増幅器ＯＰ
２に於ける積分動作が行われる。
、演算増幅器ＯＰＩが積分動作を行い、クロック信号φ
２がハイレベルの期間に、演算増幅器ＯＰ１の積分出力
がキャパシタＣ２を介して転送されて、演算増幅器ＯＰ
２に於ける積分動作が行われる。
そこで、キャパシタＣ２の代わりに、キャパシタＣ４，
Ｃ５を第４図及び第５図に示すように接続し、スイッチ
■がオンの時は、第４図に示すように、演算増幅器ＯＰ
Ｉの出力端子にスイッチ■を介してキャパシタＣ５が接
続され、演算増幅器ＯＰＩによる積分値がキャパシタＣ
５に保持される。又キャパシタＣ４の両端はスイッチ■
を介して接地され、演算増幅器ＯＰ２は積分容量ＣＢ２
と出力端子ＯＵＴに接続された状態で、他の回路から切
り離されている。
Ｃ５を第４図及び第５図に示すように接続し、スイッチ
■がオンの時は、第４図に示すように、演算増幅器ＯＰ
Ｉの出力端子にスイッチ■を介してキャパシタＣ５が接
続され、演算増幅器ＯＰＩによる積分値がキャパシタＣ
５に保持される。又キャパシタＣ４の両端はスイッチ■
を介して接地され、演算増幅器ＯＰ２は積分容量ＣＢ２
と出力端子ＯＵＴに接続された状態で、他の回路から切
り離されている。
又スイッチ■がオンの時は、第５図に示すように、キャ
パシタＣ４，Ｃ５はスイッチ■を介して直列に接続され
て、キャパシタＣ５に保持された積分値がキャパシタＣ
４に転送され、キャパシタＣ４，Ｃ５に分配された電荷
が演算増幅器ＯＰ２に入力されて、積分動作が行われる
。その時、演算増幅器ＯＰＩの出力端子は、スイッチ■
によりキャパシタＣ５とは切り離されている。
パシタＣ４，Ｃ５はスイッチ■を介して直列に接続され
て、キャパシタＣ５に保持された積分値がキャパシタＣ
４に転送され、キャパシタＣ４，Ｃ５に分配された電荷
が演算増幅器ＯＰ２に入力されて、積分動作が行われる
。その時、演算増幅器ＯＰＩの出力端子は、スイッチ■
によりキャパシタＣ５とは切り離されている。
この第４図と第５図とから判るように、スイッチ■がオ
ンの期間と、スイッチ■がオンの期間とに於いて、演算
増幅器ＯＰＩ、ＯＰ２はきりはなされて、キャパシタＣ
４，ｃ、ｓを介して積分値を示す電荷が転送されるもの
である。従って、演算増幅器ＯＰＩ、ＯＰ２を共用化し
、積分容量ｃ−５１、ＣＢ２を、スイッチ■、■を介し
て演算増幅器ＯＰ３の出力端子と一端子との間に接続す
ることにより、第１図に示す構成が実現され、第７図と
同様なフィルタ動作が可能となる。
ンの期間と、スイッチ■がオンの期間とに於いて、演算
増幅器ＯＰＩ、ＯＰ２はきりはなされて、キャパシタＣ
４，ｃ、ｓを介して積分値を示す電荷が転送されるもの
である。従って、演算増幅器ＯＰＩ、ＯＰ２を共用化し
、積分容量ｃ−５１、ＣＢ２を、スイッチ■、■を介し
て演算増幅器ＯＰ３の出力端子と一端子との間に接続す
ることにより、第１図に示す構成が実現され、第７図と
同様なフィルタ動作が可能となる。
第６図は、本発明の他の実施例の回路図であり、第１図
と同一符号は同一部分を示す。この実施例は、第１図に
示す実施例よりスイッチの、■の個数を減少させること
ができるものであり、第１図に於いて、演算増幅器ＯＰ
３の出力端子とキヤパシタＣ３との間のスイッチ■と、
演算増幅器ＯＰ３の出力端子とキャパシタＣＩとの間の
スイッチ■とを共用化し、且つそれらのキャパシタＣ３
、ＣＩを接地する為のスイッチ■とを共用化することに
より、第６図に示す構成が実現するものである。フィル
タ動作については第１図と全（同様に動作するものであ
る。
と同一符号は同一部分を示す。この実施例は、第１図に
示す実施例よりスイッチの、■の個数を減少させること
ができるものであり、第１図に於いて、演算増幅器ＯＰ
３の出力端子とキヤパシタＣ３との間のスイッチ■と、
演算増幅器ＯＰ３の出力端子とキャパシタＣＩとの間の
スイッチ■とを共用化し、且つそれらのキャパシタＣ３
、ＣＩを接地する為のスイッチ■とを共用化することに
より、第６図に示す構成が実現するものである。フィル
タ動作については第１図と全（同様に動作するものであ
る。
前述の各実施例は、２次フィルタの場合についてのもの
であるが、更に高次のフィルタにも適用できることは勿
論である。
であるが、更に高次のフィルタにも適用できることは勿
論である。
以上説明したように、本発明は、２次以上のフィルタを
構成するスイッチト・キャパシタ・フィルタに於いて、
１個の演算増幅器ＯＰ３に、複数の積分容量ＣＢＩ、Ｃ
Ｂ２をクロック信号φ１゜φ２に対応して順次接続、切
り離しを行って積分動作を行う構成を備えたものであり
、２個必要であった演算増幅器を１個で済むようにする
ことができるので、消費電力が少なく且つ所要面積も小
さくて済むことになり、集積回路化が容易となる利点が
ある。
構成するスイッチト・キャパシタ・フィルタに於いて、
１個の演算増幅器ＯＰ３に、複数の積分容量ＣＢＩ、Ｃ
Ｂ２をクロック信号φ１゜φ２に対応して順次接続、切
り離しを行って積分動作を行う構成を備えたものであり
、２個必要であった演算増幅器を１個で済むようにする
ことができるので、消費電力が少なく且つ所要面積も小
さくて済むことになり、集積回路化が容易となる利点が
ある。
第１図は本発明の一実施例の回路図、第２図乃至第５図
はクロック信号対応の動作説明図、第６図は本発明の他
の実施例の回路図、第７図は従来の２次のスイッチト・
キャパシタ・フィルタ、第８図はスイッチ■、■の説明
図、第９図はクロック信号の説明図、第１０図は２次ス
イッチト・キャパシタ・フィルタの周波数特性曲線図で
ある。 ＯＰＩ、ＯＦ２．ＯＦ２ば演算増幅器、ＣＢＩ、ＣＢ２
は積分容量、ＣＯ〜Ｃ５はスイッチト・キャパシタ、Ｉ
Ｎは入力端子、ＯＵＴは出力端子〈■、■はスイッチで
ある。
はクロック信号対応の動作説明図、第６図は本発明の他
の実施例の回路図、第７図は従来の２次のスイッチト・
キャパシタ・フィルタ、第８図はスイッチ■、■の説明
図、第９図はクロック信号の説明図、第１０図は２次ス
イッチト・キャパシタ・フィルタの周波数特性曲線図で
ある。 ＯＰＩ、ＯＦ２．ＯＦ２ば演算増幅器、ＣＢＩ、ＣＢ２
は積分容量、ＣＯ〜Ｃ５はスイッチト・キャパシタ、Ｉ
Ｎは入力端子、ＯＵＴは出力端子〈■、■はスイッチで
ある。
Claims (1)
- スイッチト・キャパシタと、該スイッチト・キャパシタ
からの電荷を積分する演算増幅器と、積分容量とからな
り、２次以上のフィルタを構成するスイッチト・キャパ
シタ・フィルタに於いて、複数の積分容量を１個の演算
増幅器にクロック信号に応じて順次接続、切り離しを行
う積分回路を備えたことを特徴とするスイッチト・キャ
パシタ・フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16927884A JPS6148222A (ja) | 1984-08-15 | 1984-08-15 | スイツチト・キヤパシタ・フイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16927884A JPS6148222A (ja) | 1984-08-15 | 1984-08-15 | スイツチト・キヤパシタ・フイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148222A true JPS6148222A (ja) | 1986-03-08 |
Family
ID=15883547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16927884A Pending JPS6148222A (ja) | 1984-08-15 | 1984-08-15 | スイツチト・キヤパシタ・フイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148222A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05242113A (ja) * | 1992-02-27 | 1993-09-21 | Ckd Corp | ビデオソフト取引装置 |
-
1984
- 1984-08-15 JP JP16927884A patent/JPS6148222A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05242113A (ja) * | 1992-02-27 | 1993-09-21 | Ckd Corp | ビデオソフト取引装置 |
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