JPS6148934A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6148934A JPS6148934A JP59170678A JP17067884A JPS6148934A JP S6148934 A JPS6148934 A JP S6148934A JP 59170678 A JP59170678 A JP 59170678A JP 17067884 A JP17067884 A JP 17067884A JP S6148934 A JPS6148934 A JP S6148934A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- oxide film
- channel
- ion etching
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法、詳しくは、誘電体分
離型半導体集積回路に用いられる微細な素子分離の形成
方法に関する。
離型半導体集積回路に用いられる微細な素子分離の形成
方法に関する。
従来例の構成とその問題点
バイポーラ集積回路では、素子面積の微細化、高周波特
性の改善のため、近年、接合分離から、誘電体分離へと
素子分離の形成方法が移りつつある。エピタキシャル成
長層の厚さ１μｍ〜２μｍを分離する誘電体分離では高
圧酸化工程による選択酸化法を用いたものが主流である
が、単に選択酸化法を用いるだけでは、Ｓｉの酸化によ
る膨張で、酸化膜がＳｉ基板面より大きく表面に出るこ
とと、必要な酸化膜厚が大となるため、一般的には、高
圧酸化の前工程で、Ｓｉ基板の選択酸化を実行する部分
をあらかじめ、エツチングして、溝形成し酸化膜厚を減
らし、また、酸化後、表面が法が用いられているが、そ
れぞれいくつかの間き点をかかえている。一つはウェッ
トエツチング法であるが、等方的なエツチングのため微
細化の点で限界があり、また、エツチング液の劣化のた
め、再現性の良いエツチングが難しく、量産化の点で問
題とな１ている。他の方法としては、反応性イオンエツ
チングを用いた方法であるが、ラジエーションダメージ
を基板に与えることと、基板面に垂直に構形酸が行なわ
れるため、高圧酸化の前に行なわれるイオン注入でのオ
フアングルのため、溝面に不要な不純物がドープされ素
子特性が劣化するなどの問題となっている。
性の改善のため、近年、接合分離から、誘電体分離へと
素子分離の形成方法が移りつつある。エピタキシャル成
長層の厚さ１μｍ〜２μｍを分離する誘電体分離では高
圧酸化工程による選択酸化法を用いたものが主流である
が、単に選択酸化法を用いるだけでは、Ｓｉの酸化によ
る膨張で、酸化膜がＳｉ基板面より大きく表面に出るこ
とと、必要な酸化膜厚が大となるため、一般的には、高
圧酸化の前工程で、Ｓｉ基板の選択酸化を実行する部分
をあらかじめ、エツチングして、溝形成し酸化膜厚を減
らし、また、酸化後、表面が法が用いられているが、そ
れぞれいくつかの間き点をかかえている。一つはウェッ
トエツチング法であるが、等方的なエツチングのため微
細化の点で限界があり、また、エツチング液の劣化のた
め、再現性の良いエツチングが難しく、量産化の点で問
題とな１ている。他の方法としては、反応性イオンエツ
チングを用いた方法であるが、ラジエーションダメージ
を基板に与えることと、基板面に垂直に構形酸が行なわ
れるため、高圧酸化の前に行なわれるイオン注入でのオ
フアングルのため、溝面に不要な不純物がドープされ素
子特性が劣化するなどの問題となっている。
発明の目的
本発明は、酸化膜による素子分離を行うにあたり、反応
性イオンエツチングによる。ラジエーションダメージを
減じ、イオン注入オフアングルの影響を排除し、且つ微
細化の防げとならないように、８１基板面への溝の形成
を目的とするものである。
性イオンエツチングによる。ラジエーションダメージを
減じ、イオン注入オフアングルの影響を排除し、且つ微
細化の防げとならないように、８１基板面への溝の形成
を目的とするものである。
発明の構成
本発明の製造方法は、選択酸化を行うＳ工の溝エツチン
グを反応性イオンエツチングと、ウェットエツチングの
２段階で形成するものである。
グを反応性イオンエツチングと、ウェットエツチングの
２段階で形成するものである。
実施例の説明
以下、本発明の実施例を図面を用いて説明する。
第１図に示す様に、Ｐ型シリコン基板１の上に、ｎ型エ
ピタキシャル層２を形成する。その表面に熱膨張係数の
違いの対策として薄い酸化膜３、その上に、選択酸化の
マスクとしてのナイトライド膜４を形成する。そして、
レジスト５をマスクとして、ナイトライド膜４、酸化膜
３をエツチングし、第２図に示す様に選択酸化部を開口
してシリコン表面を露出する。
ピタキシャル層２を形成する。その表面に熱膨張係数の
違いの対策として薄い酸化膜３、その上に、選択酸化の
マスクとしてのナイトライド膜４を形成する。そして、
レジスト５をマスクとして、ナイトライド膜４、酸化膜
３をエツチングし、第２図に示す様に選択酸化部を開口
してシリコン表面を露出する。
その後、第３図に示す様に、エピタキシャル層２を、反
応性イオンエツチングを用いて、溝６を形成する。そし
て、第４図に示す様に、ウェットエツチングにより、溝
部らを追加エッチし、所定の量のみ、開口部の端部から
サイドエツチングを行う。本工程により、反応性イオン
エツチングで生じたダメージ層を除去し、また、第５図
７で示す、イオン注入のオフアングルによる溝部の壁面
部への不純物注入を防ぐことができる。
応性イオンエツチングを用いて、溝６を形成する。そし
て、第４図に示す様に、ウェットエツチングにより、溝
部らを追加エッチし、所定の量のみ、開口部の端部から
サイドエツチングを行う。本工程により、反応性イオン
エツチングで生じたダメージ層を除去し、また、第５図
７で示す、イオン注入のオフアングルによる溝部の壁面
部への不純物注入を防ぐことができる。
このウェットエツチングによるサイドエツチングの必要
量αは、所定シリコン溝深さをＩ、イオン注入オフアン
グルをθとして、 α≧ｚ ｔａｎθ で表わされる。
量αは、所定シリコン溝深さをＩ、イオン注入オフアン
グルをθとして、 α≧ｚ ｔａｎθ で表わされる。
第６図は、本発明による素子分離形成法で、形成した分
離酸化膜の断面図を示す。
離酸化膜の断面図を示す。
発明の効果
以上のように、本発明で形成された素子分離酸化膜は、
ダメージ層もなく、壁面イオン注入による耐圧、リーク
等の素子特性の劣化もなく、またサイドエッチ量を必要
最小限に抑えるため、素子分離に要する面積もあまり増
大せず、高密度高集積の高周波半導体回路が得られる。
ダメージ層もなく、壁面イオン注入による耐圧、リーク
等の素子特性の劣化もなく、またサイドエッチ量を必要
最小限に抑えるため、素子分離に要する面積もあまり増
大せず、高密度高集積の高周波半導体回路が得られる。
第１図〜第６図は、本発明に係る半導体装置の製造方法
を示す工程断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・ｎ型
エピタキシャル成長層、３・・・・・・ＳｉＯ膜、４・
・・・・・Ｓｉ３Ｎ４膜、５・・・・・・レジスト膜、
６・・・・・・選択酸化部、７・・・・・・イオン注入
、８・・・・・・選択酸化膜（素子分離酸化膜） 第１図 第２図 第３図
を示す工程断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・ｎ型
エピタキシャル成長層、３・・・・・・ＳｉＯ膜、４・
・・・・・Ｓｉ３Ｎ４膜、５・・・・・・レジスト膜、
６・・・・・・選択酸化部、７・・・・・・イオン注入
、８・・・・・・選択酸化膜（素子分離酸化膜） 第１図 第２図 第３図
Claims (1)
- 半導体基板上に、１００〜５００Åの熱酸化膜を形成す
る工程、１０００〜２０００Åのシリコン窒化膜を蒸着
する工程、レジストマスクを用いて、前記シリコン窒化
膜および前記熱酸化膜に選択的開口部を設ける工程、続
いて同レジストマスクを用いて反応性イオンエッチング
法でＳｉ基板内に、異方性の食刻溝を形成する工程、ウ
ェットエッチング法を用いて、同食刻溝に対して、（反
応性エッチングによるＳｉ溝深さ）×ｔａｎθ；｛θ＝
イオン注入のオフアングル｝；以上のサイドエッチング
を行う工程、および高圧酸化の工程を含むこと特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170678A JPS6148934A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170678A JPS6148934A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148934A true JPS6148934A (ja) | 1986-03-10 |
Family
ID=15909359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170678A Pending JPS6148934A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148934A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5723376A (en) * | 1994-06-23 | 1998-03-03 | Nippondenso Co., Ltd. | Method of manufacturing SiC semiconductor device having double oxide film formation to reduce film defects |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5456381A (en) * | 1977-10-14 | 1979-05-07 | Hitachi Ltd | Production of semiconductor device |
| JPS5898944A (ja) * | 1981-12-08 | 1983-06-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1984
- 1984-08-16 JP JP59170678A patent/JPS6148934A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5456381A (en) * | 1977-10-14 | 1979-05-07 | Hitachi Ltd | Production of semiconductor device |
| JPS5898944A (ja) * | 1981-12-08 | 1983-06-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5723376A (en) * | 1994-06-23 | 1998-03-03 | Nippondenso Co., Ltd. | Method of manufacturing SiC semiconductor device having double oxide film formation to reduce film defects |
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