JPS6149254A - 入出力処理装置の試験方式 - Google Patents
入出力処理装置の試験方式Info
- Publication number
- JPS6149254A JPS6149254A JP59169969A JP16996984A JPS6149254A JP S6149254 A JPS6149254 A JP S6149254A JP 59169969 A JP59169969 A JP 59169969A JP 16996984 A JP16996984 A JP 16996984A JP S6149254 A JPS6149254 A JP S6149254A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- information processing
- test
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 38
- 238000012545 processing Methods 0.000 claims abstract description 74
- 230000010365 information processing Effects 0.000 claims abstract description 40
- 238000010998 test method Methods 0.000 claims description 3
- 238000012423 maintenance Methods 0.000 abstract description 2
- 230000006870 function Effects 0.000 abstract 2
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、情報処理システムにおける入出力処理装置の
試験方式に関する。
試験方式に関する。
従来、この種入出力処理装置の試験は、入出力処理装置
上で動作する試験用のマイクロプログラムを作成して行
うか、または試験の実荷重１ｊ御を行うために別に設け
ちれた情報処理サブシステム力）ら入出力処理装置のノ
・−ドウエアの一部分に対して状態設定を行ったのち、
クロックを数ステップ進ませて、その部分のノ・−ドウ
エアの状態の変化を試験するという方法を採っていた。
上で動作する試験用のマイクロプログラムを作成して行
うか、または試験の実荷重１ｊ御を行うために別に設け
ちれた情報処理サブシステム力）ら入出力処理装置のノ
・−ドウエアの一部分に対して状態設定を行ったのち、
クロックを数ステップ進ませて、その部分のノ・−ドウ
エアの状態の変化を試験するという方法を採っていた。
しかし乍ら。
このような方法では、入出力処理装置全体について試験
を行うためには、入出力装置のハードウェアに密着した
非常に複雑なプログラムの開発が必要でちゃ、しかも、
各入出力処理装置毎に異なったプログラムを用意せねば
ならないという欠点があった。
を行うためには、入出力装置のハードウェアに密着した
非常に複雑なプログラムの開発が必要でちゃ、しかも、
各入出力処理装置毎に異なったプログラムを用意せねば
ならないという欠点があった。
本発明の目的は、入出力処理装置に別に設けた情報処理
サブシステムから送られる入出力開始指令を処理する試
験用の入出力開始指令処理機能をもたせ、またシステム
制御装置に上記情報処理サブシステムにより入出力処理
装置の接続を制御する試験用の接続制御機能をもたせる
ことにより。
サブシステムから送られる入出力開始指令を処理する試
験用の入出力開始指令処理機能をもたせ、またシステム
制御装置に上記情報処理サブシステムにより入出力処理
装置の接続を制御する試験用の接続制御機能をもたせる
ことにより。
入出力処理装置のハードウェア構成が変更になっても、
試験用プログラムを容易、かつ変更を加えることの少な
い状態で作成することのできる情報処理システムにおけ
る入出力処理装置の試験方式を提供することにある。
試験用プログラムを容易、かつ変更を加えることの少な
い状態で作成することのできる情報処理システムにおけ
る入出力処理装置の試験方式を提供することにある。
本発明による入出力処理装置の試験方式は、演算処理装
置と、記憶装置と、入出力処理装置と。
置と、記憶装置と、入出力処理装置と。
これ等３つの装置に接続され、これ等の装置を制御する
システム制御装置とを含む情報処理サブシステムにおい
て、別に前記情報処理サブシステムに接続され、前記入
出力処理装置の動作を試験するための試験用情報処理サ
ブシステムを設け、さらに、前記入出力処理装置に、前
記試験用情報処理サブシステムから送られてくる入出力
開始指令を処理する試験用の入出力開始指令処理回路を
付加し、前記システム制御装置に、前記試験用情報処理
サブシステムから送られてくる制御信号により該システ
ム制御装置自体へ前記入出力処理装置を接続するための
試験用接続制御回路を付加し。
システム制御装置とを含む情報処理サブシステムにおい
て、別に前記情報処理サブシステムに接続され、前記入
出力処理装置の動作を試験するための試験用情報処理サ
ブシステムを設け、さらに、前記入出力処理装置に、前
記試験用情報処理サブシステムから送られてくる入出力
開始指令を処理する試験用の入出力開始指令処理回路を
付加し、前記システム制御装置に、前記試験用情報処理
サブシステムから送られてくる制御信号により該システ
ム制御装置自体へ前記入出力処理装置を接続するための
試験用接続制御回路を付加し。
試験に際して、前記試験用情報処理サブシステムから前
記制御信号を送出して前記入出力処理装置を前記システ
ム制御装置に接続するとともに、前記記憶装置へ前記入
出力処理装置の入出力動作を制御するための制御指令と
制御データとを送出し。
記制御信号を送出して前記入出力処理装置を前記システ
ム制御装置に接続するとともに、前記記憶装置へ前記入
出力処理装置の入出力動作を制御するための制御指令と
制御データとを送出し。
さらに、前記入出力処理装置へ入出力開始指令を送出す
ることにより、前記記憶装置に格納された前記制御指令
と制御データとにしたがって前記入出力処理装置の試験
を実行することを特徴とする〔発明の実施例〕 次に１本発明による入出力処理装置の試験方式について
図面を参照して詳細に説明する。
ることにより、前記記憶装置に格納された前記制御指令
と制御データとにしたがって前記入出力処理装置の試験
を実行することを特徴とする〔発明の実施例〕 次に１本発明による入出力処理装置の試験方式について
図面を参照して詳細に説明する。
第１図は本発明を適用する情報処理システムの実施例の
構成を示すブロック図である。この情報処理システムは
、記憶装置１４と演算処理装置１５と入出力処理装置１
６と各装置を接続するシステム制御装置１３とを含む情
報処理サブシステム（Ａ）１１と、情報処理サブシステ
ム（Ｂ）１２とかう構成サレテイル。情報処理サブシス
テム（Ａ） １１ Ｋおい゛て、演算処理装置１５は入
出力命令を実行するために、入出力処理装置１６に対し
て入出力動作の開始を指示する。これをうけた入出力処
理装置１６は記憶装置１４内に格納されている／入出カ
制御指令および制御データを読みとシ、入出カ動作を行
なう。入出力動作が終了すると、演算処理装置１５に対
して終了を通知する。また、入出力処理装置１６が故障
すると、システム制御装置１３の制御により、入出力処
理装置１６は論理的に情報処理サブシステム（３）１１
から切離される。
構成を示すブロック図である。この情報処理システムは
、記憶装置１４と演算処理装置１５と入出力処理装置１
６と各装置を接続するシステム制御装置１３とを含む情
報処理サブシステム（Ａ）１１と、情報処理サブシステ
ム（Ｂ）１２とかう構成サレテイル。情報処理サブシス
テム（Ａ） １１ Ｋおい゛て、演算処理装置１５は入
出力命令を実行するために、入出力処理装置１６に対し
て入出力動作の開始を指示する。これをうけた入出力処
理装置１６は記憶装置１４内に格納されている／入出カ
制御指令および制御データを読みとシ、入出カ動作を行
なう。入出力動作が終了すると、演算処理装置１５に対
して終了を通知する。また、入出力処理装置１６が故障
すると、システム制御装置１３の制御により、入出力処
理装置１６は論理的に情報処理サブシステム（３）１１
から切離される。
さて、入出力処理装置１６の試験を行う場合の手順を説
明すると、故障の発生に際して、入出力処理装置１６は
情報処理サブシステム（Ａ）１１から切離されるため、
情報処理サブシステム（Ｂ） １２は。
明すると、故障の発生に際して、入出力処理装置１６は
情報処理サブシステム（Ａ）１１から切離されるため、
情報処理サブシステム（Ｂ） １２は。
システム制御装置１３に付加されている試験用接続制御
回路を制御して、入出力処理装置１６をシステム制御装
置１３に接続させ、さらに、記憶装置１４に入出力動作
を制御する制御指令と制御データを送出するとともに、
入出力処理装置１６には入出力動作開始指令を送信する
。入出力処理装置１６は、入出力動作開始指令を受信す
ると、入出力動作を記憶装置１４内に格納されている制
御指令と制御データに従がって実行し、情報処理サブシ
ステム（Ｂ）１２に終了を送信する。情報処理サブシス
テム（Ｂ）１２は入出力動作の結果をチェソクすること
により、入出力処理装置の試験を行う。
回路を制御して、入出力処理装置１６をシステム制御装
置１３に接続させ、さらに、記憶装置１４に入出力動作
を制御する制御指令と制御データを送出するとともに、
入出力処理装置１６には入出力動作開始指令を送信する
。入出力処理装置１６は、入出力動作開始指令を受信す
ると、入出力動作を記憶装置１４内に格納されている制
御指令と制御データに従がって実行し、情報処理サブシ
ステム（Ｂ）１２に終了を送信する。情報処理サブシス
テム（Ｂ）１２は入出力動作の結果をチェソクすること
により、入出力処理装置の試験を行う。
入出力処理装置１６には試験用の入出力開始指令処理回
路が付加されておシ、上述のように入出力処理装置１６
が情報処理サブシステム（Ｂ） １２から送られた入出
力動作開始指令を受信すると、この入出力開始指令処理
回路により第２図のフローチャートに見られるような処
理が行われる。このフローチャートにおいて、ステップ
２１とステップ２２は演算処理装置１５からの通信を受
信する処理であり、ステップ０２３と２４は情報処理サ
ブシステム（Ｂ）１２からの通信を受信する処理である
。
路が付加されておシ、上述のように入出力処理装置１６
が情報処理サブシステム（Ｂ） １２から送られた入出
力動作開始指令を受信すると、この入出力開始指令処理
回路により第２図のフローチャートに見られるような処
理が行われる。このフローチャートにおいて、ステップ
２１とステップ２２は演算処理装置１５からの通信を受
信する処理であり、ステップ０２３と２４は情報処理サ
ブシステム（Ｂ）１２からの通信を受信する処理である
。
ステップ２５から２８までは、受信した通信によって入
出力動作、その他の処理を行なうだめの処理である。情
報処理サブシステム（Ｂ） １２は、入出力処理装置１
６の特定のレジスタに情報を設定することにより入出力
開始を行なわせる。そして。
出力動作、その他の処理を行なうだめの処理である。情
報処理サブシステム（Ｂ） １２は、入出力処理装置１
６の特定のレジスタに情報を設定することにより入出力
開始を行なわせる。そして。
入出力処理装置１６はそのレジスタをステップ２３で調
べることによって試験用入出力開始指令処理が達成され
る。
べることによって試験用入出力開始指令処理が達成され
る。
第３図は、システム制御装置１３の接続制御回路を示し
たものである。以下、第３図を参照し。
たものである。以下、第３図を参照し。
入出力処理装置１６の接続および切離しを情報処理サブ
システム（Ｂ） １２から制御するための試験用接続制
御動作について、説明する。この図において、接続信号
（Ａ）の信号線３６と切離し信号（Ａ）の信号線３８と
は、従来から入出力処理装置１６の接続を制御するため
に使用していた信号であり、信号線３６ ＋ｔたは信号
線３８上にパルス信号を送ることにより、 ＯＲケ゛−
）３１３．まだは３１４を介して接続状態保持フリップ
フロップ３１２の状態を変更し、入出力処理装置１６の
入出力信号と接続状態保持フリップフロップ３１２の出
力とに対しＡＮＤダート３１５〜３１８で論理積を得る
ことにより、論理的に切離しを行っていた。本発明にお
いては、さらに図から明らかなように、状態保持フリッ
プフロップ３１２のセット／リセット信号として、情報
処理サブシステム（Ｂ） １２からの信号である″信号
線３７の接続信号（Ｂ）および信号線３９の切離し信号
（Ｂ）と、それぞれ上記接続信号（Ａ）および切離し信
号（Ａ）とをＯＲゲート３１３まだは３１・１を介して
得ることにより、接続状態保持フリップフロップ３１２
を制御し、情報処理サブシステム（Ｂ） １２からの試
験用の接続制御を可能にしている。
システム（Ｂ） １２から制御するための試験用接続制
御動作について、説明する。この図において、接続信号
（Ａ）の信号線３６と切離し信号（Ａ）の信号線３８と
は、従来から入出力処理装置１６の接続を制御するため
に使用していた信号であり、信号線３６ ＋ｔたは信号
線３８上にパルス信号を送ることにより、 ＯＲケ゛−
）３１３．まだは３１４を介して接続状態保持フリップ
フロップ３１２の状態を変更し、入出力処理装置１６の
入出力信号と接続状態保持フリップフロップ３１２の出
力とに対しＡＮＤダート３１５〜３１８で論理積を得る
ことにより、論理的に切離しを行っていた。本発明にお
いては、さらに図から明らかなように、状態保持フリッ
プフロップ３１２のセット／リセット信号として、情報
処理サブシステム（Ｂ） １２からの信号である″信号
線３７の接続信号（Ｂ）および信号線３９の切離し信号
（Ｂ）と、それぞれ上記接続信号（Ａ）および切離し信
号（Ａ）とをＯＲゲート３１３まだは３１・１を介して
得ることにより、接続状態保持フリップフロップ３１２
を制御し、情報処理サブシステム（Ｂ） １２からの試
験用の接続制御を可能にしている。
以上の説明により明らかなように１本発明によれば、入
出力処理装置に別に゛設けた情報処理サブ／ステムから
送られる入出力開始指令を処理する試験用の入出力開始
指令処理機能をもだせ、さらに、システム制御装置に上
記情報処理サブシステムにより入出力処理装置の接続を
制御する試験用の接続制御機能をもたせることにより、
入出力処理装置のハードウェア構成の変更によるも、試
験用プログラムを少しの変更を加えるのみで、簡単。
出力処理装置に別に゛設けた情報処理サブ／ステムから
送られる入出力開始指令を処理する試験用の入出力開始
指令処理機能をもだせ、さらに、システム制御装置に上
記情報処理サブシステムにより入出力処理装置の接続を
制御する試験用の接続制御機能をもたせることにより、
入出力処理装置のハードウェア構成の変更によるも、試
験用プログラムを少しの変更を加えるのみで、簡単。
かつ容易に作成することが可能となυ、入出力処理装置
の保守効率および試験装置の経済性を向上すべく大きな
効果が得られる。
の保守効率および試験装置の経済性を向上すべく大きな
効果が得られる。
第１図は本発明による実施例の４１１４成を示すブロッ
ク図、第２図は、第１図における入出力処理装置の動作
を説明するためのフローチャート、第３図は、第１図に
おけるシステム制御装置の接続制御回路の例を示す回路
図である。 図において、１１は情報処理サブシステム（Ａ）。 １２は情報処理サブシステム（Ｂ） 、 １３はシステ
ム制御装置、１４は記憶装量、１５は演算処理装置。 １６は入出力処理装置、３１２はフリップフロップ 、
３ １ ３ 、’ １ ３ ４ は ＯＲケ
”−ト 、３１５ 〜３１８はＡＮＤダートである。 馬１図 鳥２図
ク図、第２図は、第１図における入出力処理装置の動作
を説明するためのフローチャート、第３図は、第１図に
おけるシステム制御装置の接続制御回路の例を示す回路
図である。 図において、１１は情報処理サブシステム（Ａ）。 １２は情報処理サブシステム（Ｂ） 、 １３はシステ
ム制御装置、１４は記憶装量、１５は演算処理装置。 １６は入出力処理装置、３１２はフリップフロップ 、
３ １ ３ 、’ １ ３ ４ は ＯＲケ
”−ト 、３１５ 〜３１８はＡＮＤダートである。 馬１図 鳥２図
Claims (1)
- １、演算処理装置と、記憶装置と、入出力処理装置と、
これ等３つの装置に接続され、これ等の装置を制御する
システム制御装置とを含む情報処理サブシステムにおい
て、別に前記情報処理サブシステムに接続され、前記入
出力処理装置の動作を試験するための試験用情報処理サ
ブシステムを設け、さらに、前記入出力処理装置に、前
記試験用情報処理サブシステムから送られてくる入出力
開始指令を処理する試験用の入出力開始指令処理回路を
付加し、前記システム制御装置に、前記試験用情報処理
サブシステムから送られてくる制御信号により該システ
ム制御装置自体へ前記入出力処理装置を接続するための
試験用接続制御回路を付加し、試験に際して、前記試験
用情報処理サブシステムから前記制御信号を送出して前
記入出力処理装置を前記システム制御装置に接続すると
ともに、前記記憶装置へ前記入出力処理装置の入出力動
作を制御するための制御指令と制御データとを送出し、
さらに、前記入出力処理装置へ入出力開始指令を送出す
ることにより、前記記憶装置に格納された前記制御指令
と制御データとにしたがって前記入出力処理装置の試験
を実行することを特徴とする入出力処理装置の試験方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169969A JPS6149254A (ja) | 1984-08-16 | 1984-08-16 | 入出力処理装置の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169969A JPS6149254A (ja) | 1984-08-16 | 1984-08-16 | 入出力処理装置の試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6149254A true JPS6149254A (ja) | 1986-03-11 |
| JPH0364895B2 JPH0364895B2 (ja) | 1991-10-08 |
Family
ID=15896168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59169969A Granted JPS6149254A (ja) | 1984-08-16 | 1984-08-16 | 入出力処理装置の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02111245A (ja) * | 1988-10-19 | 1990-04-24 | Yaskawa Electric Mfg Co Ltd | 巻線機ガイド |
-
1984
- 1984-08-16 JP JP59169969A patent/JPS6149254A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02111245A (ja) * | 1988-10-19 | 1990-04-24 | Yaskawa Electric Mfg Co Ltd | 巻線機ガイド |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0364895B2 (ja) | 1991-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4684885A (en) | Arrangement for on-line diagnostic testing of an off-line standby processor in a duplicated processor configuration | |
| US5274765A (en) | Multifunctional coupler for connecting a central processing unit of a computer to one or more peripheral devices | |
| US5404526A (en) | Improved method for accessing machine state information | |
| JPS6149254A (ja) | 入出力処理装置の試験方式 | |
| JP2710777B2 (ja) | 中間制御装置のテスト回路 | |
| JP2773483B2 (ja) | 半導体試験装置 | |
| JP2000010954A (ja) | ディジタルシグナルプロセッサ | |
| JP2599795B2 (ja) | マイクロプロセッサ搭載回路の試験方法 | |
| JP2851496B2 (ja) | 半導体試験装置 | |
| JPS59121519A (ja) | 入出力制御装置におけるクロツク停止制御方式 | |
| JPS644211B2 (ja) | ||
| JPH0319055A (ja) | データ転送装置 | |
| JPS58169221A (ja) | チヤネル、シユミレ−シヨン方式 | |
| JPH06230080A (ja) | 検査装置 | |
| JPH022447A (ja) | 端末エミュレータ | |
| JPH0587850B2 (ja) | ||
| JPS63276137A (ja) | 遠隔保守診断方式 | |
| JPS5851293B2 (ja) | デ−タ交換制御方式 | |
| JPS61151750A (ja) | キ−ボ−ド接続方式 | |
| JPS581251A (ja) | 遠隔制御される装置 | |
| JPH09251428A (ja) | 受信側チャネルの試験方法およびそのためのチャネル装置 | |
| JPS59211118A (ja) | 入出力装置試験方式 | |
| JPS61165142A (ja) | スキヤン制御方式 | |
| JPH05260175A (ja) | 電子交換ソフトウェアの自動試験装置 | |
| JPH05282395A (ja) | ハードウェアシミュレータの双方向ピン入出力切換え方法 |