JPS6149667A - インバ−タ制御装置 - Google Patents
インバ−タ制御装置Info
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- JPS6149667A JPS6149667A JP59170878A JP17087884A JPS6149667A JP S6149667 A JPS6149667 A JP S6149667A JP 59170878 A JP59170878 A JP 59170878A JP 17087884 A JP17087884 A JP 17087884A JP S6149667 A JPS6149667 A JP S6149667A
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- JP
- Japan
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- counter
- signal
- bit
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- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明はインバータ主回路のスイッチング素子のオンオ
フモードを゛スイッチングｆｌ＋ＩＪ ＤＩＪ信号によ
り制御して負荷に正弦波近似交流電力を供給するための
可変電圧・可変周波数を得るインバータ制御装置に団す
る。
フモードを゛スイッチングｆｌ＋ＩＪ ＤＩＪ信号によ
り制御して負荷に正弦波近似交流電力を供給するための
可変電圧・可変周波数を得るインバータ制御装置に団す
る。
例えば交流電動機の回転数を制御して、特に定トルク運
転を行なわせる場合には、可変電圧、可変周波数電源を
用い、電動機端子電圧と周波数ととが行なわれる。この
場合、可変電圧・可変周波数電源としては、インバータ
が最も一般的である。
転を行なわせる場合には、可変電圧、可変周波数電源を
用い、電動機端子電圧と周波数ととが行なわれる。この
場合、可変電圧・可変周波数電源としては、インバータ
が最も一般的である。
第１図は代表的な３相ブリツジインバータの構成を示し
たものである。この場合インバータ主回路１を構成する
スイッチング素子としてはトランジスタを用いており、
３相のブリッジの各アームをトランジスタＴ’ｓ ＋
Ｔｒｚ 、Ｔｒ ３１ Ｔｒ ａ ＊Ｔｒ ｓ ＊ Ｔ
’ ｓにより構成し、これらトランジスタＴｒｘ〜Ｔｒ
６の各コレクタ・エミッタ間にはフライホイルダイオー
ドＤ１〜Ｄ６を“各々接続している。そして、トランジ
スタＴｒｘとＴ ｒ ａ ＊７ｒ２とＴ’ｓ、Ｔｒ３と
Ｔｒ６の各相互接続点を各々出力端子Ｔｕ、Ｔｖ、Ｔｗ
としており、この出力端子Ｔｕ 、Ｔｖ 、Ｔｗに負荷
としての３相交流モータが接続される。更にこの構成の
インバータ主回路１に対して直流電源２から給電し、ト
ランジスタＴｒｔ〜Ｔｒ６をパルス幅変調方式によって
スイッチングさせることにより出力端子Ｔｕ、Ｔｖ、Ｔ
ｗから３相交流出力を得るものであり、その周波数は各
トランジスタＴｒｌ−Ｔｒ’ｓのスイッチング周期を変
化させることにより、Ｊｆｆｌできる。又３は直流電力
を平滑するためのコンデンサである。これらトランジス
タＴＩ’ｌ〜Ｔｒ６のベースＢ１〜Ｂ６がパルス幅変調
により正弦波近似された論理パターン信号により制御さ
れるものであるが、その論理パターン化はＭ２図（Ａ）
、に示すように所望の電圧値の正弦波信号Ｓａと三角波
信号ｓｂとを比較して第２図（８）に示す論理パターン
信号ＭＯを４ｑる方法によって行なわれる。この場合従
来では第３図に示すように、３６０°分の正弦波（ユＯ
″から１８０°までの間を３０６毎に分割した単位波形
Ａ、Ｂ、Ｃとその位相反転したーＡ、−８，−Ｃとの合
成によって表現できることに着眼し、これら６個の単位
波形を論理パターン化して記憶素子に記憶させ、読出し
制御にＪ：りて３相３６０°分の論理パターン信号に合
成し、以て記憶素子の必要容門が小さくてすむように工
夫したものがある。
たものである。この場合インバータ主回路１を構成する
スイッチング素子としてはトランジスタを用いており、
３相のブリッジの各アームをトランジスタＴ’ｓ ＋
Ｔｒｚ 、Ｔｒ ３１ Ｔｒ ａ ＊Ｔｒ ｓ ＊ Ｔ
’ ｓにより構成し、これらトランジスタＴｒｘ〜Ｔｒ
６の各コレクタ・エミッタ間にはフライホイルダイオー
ドＤ１〜Ｄ６を“各々接続している。そして、トランジ
スタＴｒｘとＴ ｒ ａ ＊７ｒ２とＴ’ｓ、Ｔｒ３と
Ｔｒ６の各相互接続点を各々出力端子Ｔｕ、Ｔｖ、Ｔｗ
としており、この出力端子Ｔｕ 、Ｔｖ 、Ｔｗに負荷
としての３相交流モータが接続される。更にこの構成の
インバータ主回路１に対して直流電源２から給電し、ト
ランジスタＴｒｔ〜Ｔｒ６をパルス幅変調方式によって
スイッチングさせることにより出力端子Ｔｕ、Ｔｖ、Ｔ
ｗから３相交流出力を得るものであり、その周波数は各
トランジスタＴｒｌ−Ｔｒ’ｓのスイッチング周期を変
化させることにより、Ｊｆｆｌできる。又３は直流電力
を平滑するためのコンデンサである。これらトランジス
タＴＩ’ｌ〜Ｔｒ６のベースＢ１〜Ｂ６がパルス幅変調
により正弦波近似された論理パターン信号により制御さ
れるものであるが、その論理パターン化はＭ２図（Ａ）
、に示すように所望の電圧値の正弦波信号Ｓａと三角波
信号ｓｂとを比較して第２図（８）に示す論理パターン
信号ＭＯを４ｑる方法によって行なわれる。この場合従
来では第３図に示すように、３６０°分の正弦波（ユＯ
″から１８０°までの間を３０６毎に分割した単位波形
Ａ、Ｂ、Ｃとその位相反転したーＡ、−８，−Ｃとの合
成によって表現できることに着眼し、これら６個の単位
波形を論理パターン化して記憶素子に記憶させ、読出し
制御にＪ：りて３相３６０°分の論理パターン信号に合
成し、以て記憶素子の必要容門が小さくてすむように工
夫したものがある。
而して、インバータ装置によって可変電圧・可変周波数
を得るためには、上記単位波形の論理パターン信号を各
周波数毎に作成し記憶させておく必要があるため、周波
数の種類が１１１個であると、６ｍビットのビット容量
（−個の単位波形を１ビットのｎワードで論理パターン
化しているため）が必要になる。ところが現在市販され
ている標準ず２ビットが無駄になってしまい、ＲＯＭの
利用 −化されたＲＯＭ＜リードオンリーメモリ
）は４ビットと８ビットのものが大部分であるため、実
際の装置においてはＲＯＭが６ピツトしか利用され率が
低いと云う問題があった。 、
。
を得るためには、上記単位波形の論理パターン信号を各
周波数毎に作成し記憶させておく必要があるため、周波
数の種類が１１１個であると、６ｍビットのビット容量
（−個の単位波形を１ビットのｎワードで論理パターン
化しているため）が必要になる。ところが現在市販され
ている標準ず２ビットが無駄になってしまい、ＲＯＭの
利用 −化されたＲＯＭ＜リードオンリーメモリ
）は４ビットと８ビットのものが大部分であるため、実
際の装置においてはＲＯＭが６ピツトしか利用され率が
低いと云う問題があった。 、
。
本発明は上記の欠点を除去すべくなされたものであり、
その目的はスイッチング制御信号を論理パターン化して
記憶する最小単位ビット数が２となり、従って記憶素子
を２の整数倍の容量分で使 用することが可能に
なり、マイクロコンピュータ笠で多様されている８ビッ
トＲＯＭを無駄なく使用できるようになるインバータ制
御装置を提供ずることにある。
その目的はスイッチング制御信号を論理パターン化して
記憶する最小単位ビット数が２となり、従って記憶素子
を２の整数倍の容量分で使 用することが可能に
なり、マイクロコンピュータ笠で多様されている８ビッ
トＲＯＭを無駄なく使用できるようになるインバータ制
御装置を提供ずることにある。
この発明によるインバータ制御ｌＩＩ装置は、交流波形
中の０°から６０°までの分と１２０°から１８０°ま
での分を夫々単位波形として論理パターン化して記憶素
子に記憶させ、これら二個の論理パターン信号とパルス
幅変調されない二値の論理レベルとの組合せからスイッ
チング制御信号を得るようにしたものであり、この結果
−周の周波数当りの単位波形が２個となり占有記憶容塁
の単位が２ビットになって記憶素子を２ビット単位で使
用し得るようになるから例えば８ビットＲＯＭの場合は
これを無駄なく使用できるようになるものである。
中の０°から６０°までの分と１２０°から１８０°ま
での分を夫々単位波形として論理パターン化して記憶素
子に記憶させ、これら二個の論理パターン信号とパルス
幅変調されない二値の論理レベルとの組合せからスイッ
チング制御信号を得るようにしたものであり、この結果
−周の周波数当りの単位波形が２個となり占有記憶容塁
の単位が２ビットになって記憶素子を２ビット単位で使
用し得るようになるから例えば８ビットＲＯＭの場合は
これを無駄なく使用できるようになるものである。
先ず本発明の第１実施例について第４図乃至第７図を参
照しながら説明する。
照しながら説明する。
第４図に波形合成の１例を示す。第４図に示すＶＵ、Ｖ
Ｖ、ＶＷは第１図の各出力端子Ｔｕ、ＴＶ、ＴＩＮと電
源の仮想中性点との間に発生さＶようにトランジスタＴ
ｒｌ”１−ｒ５をオンオフ制御すると出力端子Ｔｕ 、
Ｔｖ 、Ｔｖ間には第４図に示す線間電圧Ｖｕｗ、 Ｖ
ＶＷ、 Ｖｗｕが得ら、れる。ここで電位Ｖｕ 、Ｖｖ
、Ｖｗ ’ｉ椙成している単位波形Ａ、Ｂ、Ｃの各々
の電圧波形ＶＡ、ＶＢ 、Ｖｃ は夫々以下のように表
わされる。
Ｖ、ＶＷは第１図の各出力端子Ｔｕ、ＴＶ、ＴＩＮと電
源の仮想中性点との間に発生さＶようにトランジスタＴ
ｒｌ”１−ｒ５をオンオフ制御すると出力端子Ｔｕ 、
Ｔｖ 、Ｔｖ間には第４図に示す線間電圧Ｖｕｗ、 Ｖ
ＶＷ、 Ｖｗｕが得ら、れる。ここで電位Ｖｕ 、Ｖｖ
、Ｖｗ ’ｉ椙成している単位波形Ａ、Ｂ、Ｃの各々
の電圧波形ＶＡ、ＶＢ 、Ｖｃ は夫々以下のように表
わされる。
ＶＡ＝Ｓｉｎ （χ＋３０°）−１／２Ｖｓ＝−１／
２ ＶＣ−３ｉｎ （χ＋９０’ ） −１／′２これら
により０°から６０°までの間の線間電圧波形ｖｕｖ、
ｖｖｗ、 ｖｗｕは次式のように表わされる。
２ ＶＣ−３ｉｎ （χ＋９０’ ） −１／′２これら
により０°から６０°までの間の線間電圧波形ｖｕｖ、
ｖｖｗ、 ｖｗｕは次式のように表わされる。
Ｖｕｖ−ＶＡ−Ｖａ ＝ｓｉｎ （χ＋３０″″）Ｖ
ｖｗ＝Ｖｓ −Ｖｃ ＝−ｓｉｎ （Ｚ＋２０” ）
＝ｓｉロ （χ −９０° ） ｙｗｕ＝ｖｃ −Ｖｕ ＝ｓｉｎ （χ＋９０°）−
ｓｉｎ （χ＋３０°） −ｓｉｎ （Ｚ＋１５０’ ） 上記式から夫々位相が１２０度異変心三相の正弦波形が
得られることがわかる。上記は０°から６０°までの区
間の波形であるが、６０’区間進むごとに上記波形が位
相反転した形で繰返されることが第４図により理解でき
る。即ち、単位波形Ａ、Ｂ、Ｃによって３６ｏ°分の３
相正弦波を合成することができ、そしてこの場合、Ｂは
定数であるので変数である二個の単位波形Ａ、Ｃのみを
各周波数に対応させて論理パターン化して記憶素子に記
憶ざゼる。第７図は記憶素子の１例である８ピツト形の
ＲＯＭのデータ割付マツプを示す。
ｖｗ＝Ｖｓ −Ｖｃ ＝−ｓｉｎ （Ｚ＋２０” ）
＝ｓｉロ （χ −９０° ） ｙｗｕ＝ｖｃ −Ｖｕ ＝ｓｉｎ （χ＋９０°）−
ｓｉｎ （χ＋３０°） −ｓｉｎ （Ｚ＋１５０’ ） 上記式から夫々位相が１２０度異変心三相の正弦波形が
得られることがわかる。上記は０°から６０°までの区
間の波形であるが、６０’区間進むごとに上記波形が位
相反転した形で繰返されることが第４図により理解でき
る。即ち、単位波形Ａ、Ｂ、Ｃによって３６ｏ°分の３
相正弦波を合成することができ、そしてこの場合、Ｂは
定数であるので変数である二個の単位波形Ａ、Ｃのみを
各周波数に対応させて論理パターン化して記憶素子に記
憶ざゼる。第７図は記憶素子の１例である８ピツト形の
ＲＯＭのデータ割付マツプを示す。
この実施例では３２ 穣（一般論としてはｍ個）に周波
数を設定することから単位波形をＡ１．０１からＡ３２
，８３２までを論理パターン化して後述するＲＯＭ７に
記憶させるが、この場合記憶必要量が２ビットの整数倍
であることから８ピツト（Ｄｏ”Ｄｒ）すべてが用いら
れる。また１個の単位波形は１ビットｎワード（この実
施例では１０２４）によって論理パターン化される。
数を設定することから単位波形をＡ１．０１からＡ３２
，８３２までを論理パターン化して後述するＲＯＭ７に
記憶させるが、この場合記憶必要量が２ビットの整数倍
であることから８ピツト（Ｄｏ”Ｄｒ）すべてが用いら
れる。また１個の単位波形は１ビットｎワード（この実
施例では１０２４）によって論理パターン化される。
第５図中上記ＲＯＭ７を除いた部分は読出し制御部を構
成するものであり、以下これについ詳述する。即ち、４
はインバータ主回路１の出力周波数ｒを設定するための
周波数設定信号Ｓｒを出力Ｔる周波数設定回路、５は出
力周波数ｒを決定するクロック信号Ｓ２を発生するため
の基準発振器であり、そして上記周波数設定信号Ｓ１が
レートマルチプライヤ６及びＲＯＭ７に与えられる。レ
、−トマルチプライヤ６はインバータ主回路１の出力
電圧Ｖが設定周波数「と所定の比となるように制御する
ためのもので、周波数丁と所定の比関係となるよるに制
御するために周波数設定回路号Ｓ１に応じた分周比で前
記クロック信号Ｓ２の周波数を変化させて新たなりロッ
ク信号Ｓ２”ａを出力する。８はレートマルチプライヤ
６から出力されたクロック信号Ｓｚａをカウントする読
み出し回路からなるバイナリアップカウンタである。そ
してＲＯＭ７はバイナリアップカウンタ８からの出力及
び周波数設定回路４からの周波数設定信号Ｓｌの上位３
ビットの信号Ｓｌａを受け、これによって番地をＸ方向
に洗濯して該当する周波数グループ例えばｘｏを指定し
、その指定されたグループ 。
成するものであり、以下これについ詳述する。即ち、４
はインバータ主回路１の出力周波数ｒを設定するための
周波数設定信号Ｓｒを出力Ｔる周波数設定回路、５は出
力周波数ｒを決定するクロック信号Ｓ２を発生するため
の基準発振器であり、そして上記周波数設定信号Ｓ１が
レートマルチプライヤ６及びＲＯＭ７に与えられる。レ
、−トマルチプライヤ６はインバータ主回路１の出力
電圧Ｖが設定周波数「と所定の比となるように制御する
ためのもので、周波数丁と所定の比関係となるよるに制
御するために周波数設定回路号Ｓ１に応じた分周比で前
記クロック信号Ｓ２の周波数を変化させて新たなりロッ
ク信号Ｓ２”ａを出力する。８はレートマルチプライヤ
６から出力されたクロック信号Ｓｚａをカウントする読
み出し回路からなるバイナリアップカウンタである。そ
してＲＯＭ７はバイナリアップカウンタ８からの出力及
び周波数設定回路４からの周波数設定信号Ｓｌの上位３
ビットの信号Ｓｌａを受け、これによって番地をＸ方向
に洗濯して該当する周波数グループ例えばｘｏを指定し
、その指定されたグループ 。
ＸｏのビットＤ。−Ｏｒまでに記憶されている８ビット
の単位波形Ａ１．Ｃ１〜Ａ４．０４データがバイナリア
ップカウンタ８により読出されそのデータ信＠Ｓ４を第
１のデータセレクタ９に供給する。この第１のデータセ
レクタ９は第６図に示す如くアンド回路１０．オア回路
１１及び反転回路１２から成り、周波数設定信号Ｓｔ中
の第４及び５番目のピントから信号５ｘｌ）を受けて前
記ＲＯＭ７から出力されたＸ１番目のデータ信号Ｓ番の
中からＩ ＩＩＩの単位波形に対応した２ビット（例え
ばＡ１．０ｔ−）のデータ信号Ｓｓを出力する。
の単位波形Ａ１．Ｃ１〜Ａ４．０４データがバイナリア
ップカウンタ８により読出されそのデータ信＠Ｓ４を第
１のデータセレクタ９に供給する。この第１のデータセ
レクタ９は第６図に示す如くアンド回路１０．オア回路
１１及び反転回路１２から成り、周波数設定信号Ｓｔ中
の第４及び５番目のピントから信号５ｘｌ）を受けて前
記ＲＯＭ７から出力されたＸ１番目のデータ信号Ｓ番の
中からＩ ＩＩＩの単位波形に対応した２ビット（例え
ばＡ１．０ｔ−）のデータ信号Ｓｓを出力する。
１３はデータ出力ラインであり、データ信号Ｓ６を直接
受ける単位波形Ａ、Ｃに対応したライン１３Ａ、１３Ｇ
とその信号を反転回路１４．１５を介して受けるライン
１３Ａｎ 、１３Ｃｎとから成る。従ってこのデータ出
力ライン１３には単位波形Ａ、Ｃとその反転した単位波
形め論理パターン信号がバイナリアップカウンタ８の繰
返し計数動作によって時間的並列に常時出力される。１
４はバイナリアップカウンタ８からのキャリー信号Ｓ６
を受ける６進カウンタ、１５ＬＪ、１５Ｖ、１５ＷはＵ
、Ｖ、Ｗの各相に対応した第２のデータセレクタであり
、夫々は前記データ出力ライン１３と前記トランジスタ
Ｔｒｔ〜Ｔｒ６のオンオフ制御レベルに対応する２値の
論理レベル発生部Ｈ（トランジスタオンに対応）及びＬ
（ｔ−ランジスタオフに対応）とから６ピツトのデータ
を受けるように入力側が接続され、そして前記６進カウ
ンタ１４からバイナリアップカウンタ８による６０°分
のデータ読出しサイクルに同期して選択信号Ｓ７を受け
ることにより、３６ｏ°分６ビットのデータをその第４
図の電位Ｖｕ 、 Ｖｖ 、”ＶＷの波形に対応するよ
う選択的に順序化しこれらを各相論理パターン信号Ｓｓ
ｕ 、 Ｓａ Ｖ 、 Ｓａ Ｗとして出力する。こ
れら論理パターン信号Ｓａ ｕ ｒ Ｓａｖ、３ａｗは
データラッチ１６．１７．１８を介して後、一部は更に
反転回路１９，２０．２１を介して後、前記インバータ
主回路１におけるトランジスタＴｒ１〜Ｔｒｓの各ベー
ス８１−８６にスイッチング制御信号として加えられる
。以上において、６進カウンタ１４及び第２のデータセ
レクタ１５Ｕ〜１５Ｗはデータセレクタ制御回路２２を
構成する。
受ける単位波形Ａ、Ｃに対応したライン１３Ａ、１３Ｇ
とその信号を反転回路１４．１５を介して受けるライン
１３Ａｎ 、１３Ｃｎとから成る。従ってこのデータ出
力ライン１３には単位波形Ａ、Ｃとその反転した単位波
形め論理パターン信号がバイナリアップカウンタ８の繰
返し計数動作によって時間的並列に常時出力される。１
４はバイナリアップカウンタ８からのキャリー信号Ｓ６
を受ける６進カウンタ、１５ＬＪ、１５Ｖ、１５ＷはＵ
、Ｖ、Ｗの各相に対応した第２のデータセレクタであり
、夫々は前記データ出力ライン１３と前記トランジスタ
Ｔｒｔ〜Ｔｒ６のオンオフ制御レベルに対応する２値の
論理レベル発生部Ｈ（トランジスタオンに対応）及びＬ
（ｔ−ランジスタオフに対応）とから６ピツトのデータ
を受けるように入力側が接続され、そして前記６進カウ
ンタ１４からバイナリアップカウンタ８による６０°分
のデータ読出しサイクルに同期して選択信号Ｓ７を受け
ることにより、３６ｏ°分６ビットのデータをその第４
図の電位Ｖｕ 、 Ｖｖ 、”ＶＷの波形に対応するよ
う選択的に順序化しこれらを各相論理パターン信号Ｓｓ
ｕ 、 Ｓａ Ｖ 、 Ｓａ Ｗとして出力する。こ
れら論理パターン信号Ｓａ ｕ ｒ Ｓａｖ、３ａｗは
データラッチ１６．１７．１８を介して後、一部は更に
反転回路１９，２０．２１を介して後、前記インバータ
主回路１におけるトランジスタＴｒ１〜Ｔｒｓの各ベー
ス８１−８６にスイッチング制御信号として加えられる
。以上において、６進カウンタ１４及び第２のデータセ
レクタ１５Ｕ〜１５Ｗはデータセレクタ制御回路２２を
構成する。
次に本発明の第２実施例について第６図と同一部分に同
一符号を付して示す第８図により説明する。この第２実
施例の第１実施例との相違点はデータセレクタ制御回路
２３にある。即ち、前記第２のデータセレクタ１５Ｕ、
１５Ｖ、１５Ｗの代りに第３のデータセレクタ２４Ｕ、
２４Ｖ、２４Ｗを設ける。この第３のデータセレクタ２
４Ｕ。
一符号を付して示す第８図により説明する。この第２実
施例の第１実施例との相違点はデータセレクタ制御回路
２３にある。即ち、前記第２のデータセレクタ１５Ｕ、
１５Ｖ、１５Ｗの代りに第３のデータセレクタ２４Ｕ、
２４Ｖ、２４Ｗを設ける。この第３のデータセレクタ２
４Ｕ。
２４Ｖ、２４Ｗはそのデータ入力側にデータ出力ライン
２５とトランジスタ丁ｒ１〜ＴＩ”６をオンモードにす
る論理レベル発生部Ｈ（このハイレベルが単位波形Ｂに
相当する。）とから三ピットのデータを入力として受り
、そして選択入力側にバイナリアップカウンタ８からの
キャリー信号Ｓ６を受ける３進カウンタ２５の出力信号
Ｓ−Ｊを受けることにより、入力データである単位波形
Ａ、Ｂ。
２５とトランジスタ丁ｒ１〜ＴＩ”６をオンモードにす
る論理レベル発生部Ｈ（このハイレベルが単位波形Ｂに
相当する。）とから三ピットのデータを入力として受り
、そして選択入力側にバイナリアップカウンタ８からの
キャリー信号Ｓ６を受ける３進カウンタ２５の出力信号
Ｓ−Ｊを受けることにより、入力データである単位波形
Ａ、Ｂ。
Ｃの論理パターン信号を順序化し、これを信号Ｓ□。ｕ
＊ Ｓ １ ｕ ｖ＋ Ｓ ｌ ＯＷとして排他的論理
和回路を４１４成したゲート２６，２７．２８に加える
。
＊ Ｓ １ ｕ ｖ＋ Ｓ ｌ ＯＷとして排他的論理
和回路を４１４成したゲート２６，２７．２８に加える
。
一方、３進カウンタ２５からのキャリー信号Ｓ１１を受
ける３相切換器２９を設けており、これは位相が１２０
’箕なる３個の１２０度通電波形信号Ｓ１２ ｕ 、
Ｓ１２ Ｖ 、Ｓｔ ２ Ｗを出力しこれらを前記ゲー
ト２６．２７．２８に供給する。これら１２０度通電波
形信号のうちＳ１２ ｕは前記信号５１０（１のＯｏと
１８０°の各時点で反転し、５１２Ｖは８１ ｏ Ｖの
１２０°と３００°の各時点で反転し、Ｓ１２ Ｗは５
１ｏＷの６０’と２４０°の各時点で反転する信号であ
る。この結果、ゲート２６〜２８から第１実施例の場合
と同様３相（７） ＨＭ パター ン信号８１１ Ｌｌ
＋ Ｓｓ Ｖ 、 Ｓｓ Ｗが得られる。
ける３相切換器２９を設けており、これは位相が１２０
’箕なる３個の１２０度通電波形信号Ｓ１２ ｕ 、
Ｓ１２ Ｖ 、Ｓｔ ２ Ｗを出力しこれらを前記ゲー
ト２６．２７．２８に供給する。これら１２０度通電波
形信号のうちＳ１２ ｕは前記信号５１０（１のＯｏと
１８０°の各時点で反転し、５１２Ｖは８１ ｏ Ｖの
１２０°と３００°の各時点で反転し、Ｓ１２ Ｗは５
１ｏＷの６０’と２４０°の各時点で反転する信号であ
る。この結果、ゲート２６〜２８から第１実施例の場合
と同様３相（７） ＨＭ パター ン信号８１１ Ｌｌ
＋ Ｓｓ Ｖ 、 Ｓｓ Ｗが得られる。
〔発明の効果〕
本発明は以上のようにインバータ主回路内のスイッチン
グ集子をオンオフ制御するスイッチング制御信号を０°
から６０’までの間を１ビットｎワードで論理パターン
化し及び１２０°から１８０°までの間を１ビットｎワ
ードで論理パターン化してなる各論理パターン信号をこ
れら２ビット 。
グ集子をオンオフ制御するスイッチング制御信号を０°
から６０’までの間を１ビットｎワードで論理パターン
化し及び１２０°から１８０°までの間を１ビットｎワ
ードで論理パターン化してなる各論理パターン信号をこ
れら２ビット 。
が−個の周波数に対応する関係でｍ藺の周波数に・対応
した２ｍビットの状態で記憶素子に記憶させ、この記憶
素子からのデータの読出し制御によって三相３６０°分
のスイッチング制御信号を得るものであるから、記憶素
子に記憶される論理パターンＩ！号の最小単位ビット数
が２となり、従って記ｇ３素子を２の整数倍の容り分で
使用することが可能になりマイクロコンピュータ丑で多
用されている８ビットＲＯＭを無駄なく使用できるよう
になると共に、不使用領域を生ずる従来と同一ピット容
量のＲＯＭを用いて比較すると分解能を従来の２倍に上
げることができる等、経済的及び１１度的に優れたイン
バータｍ制御装置を提供することができる。
した２ｍビットの状態で記憶素子に記憶させ、この記憶
素子からのデータの読出し制御によって三相３６０°分
のスイッチング制御信号を得るものであるから、記憶素
子に記憶される論理パターンＩ！号の最小単位ビット数
が２となり、従って記ｇ３素子を２の整数倍の容り分で
使用することが可能になりマイクロコンピュータ丑で多
用されている８ビットＲＯＭを無駄なく使用できるよう
になると共に、不使用領域を生ずる従来と同一ピット容
量のＲＯＭを用いて比較すると分解能を従来の２倍に上
げることができる等、経済的及び１１度的に優れたイン
バータｍ制御装置を提供することができる。
第１図は一般的なインバータ主回路を示す結線図、第２
図は正弦波のパルス幅変調による論理パターン化方法を
説明するための電圧波形図、第３図は従来の正弦波の単
位波形化方法を説明するための図、第４図乃至第７図は
本発明の第１実施例するための図、第５図はＲＯＭの読
出し制御部を示すブロック図、第６図は第１のデータセ
レクタの具体例を示すブロック図、第７図はＲＯＭのデ
ータｖｊ付はマツプを示す図、第８図は本発明の第２実
施例を示を第５図相当図である。 図中、１はインバータ主回路、Ｔｒ、〜Ｔｒ６はトラン
ジスタ（スイッチング素子）、４は周波数設定回路、５
は基準発振器、６はレートマルチプライヤ、７はＲＯＭ
（記憶素゛子）、８ばバイナリアップカウンタ、９は第
１のデータセレクタ、１４は６進カウンタ、１５Ｕ〜１
５Ｗは第２のデータセレクタ、２２はデータセレクタ制
御回路、２３はデータセレクタ制御回路、２４Ｕ〜２４
Ｗは第３のデータセレクタ、２５は３進カウンタ、２６
〜２８は排他的論理和回路、２９は３相切換回路である
。 稟 ３ （２） 第４図 ０’ ６０” １２０° １８０” ２
４０” ３００° ３６ｏ０’Ｊ１図 ′＠７［Ｘｌ
図は正弦波のパルス幅変調による論理パターン化方法を
説明するための電圧波形図、第３図は従来の正弦波の単
位波形化方法を説明するための図、第４図乃至第７図は
本発明の第１実施例するための図、第５図はＲＯＭの読
出し制御部を示すブロック図、第６図は第１のデータセ
レクタの具体例を示すブロック図、第７図はＲＯＭのデ
ータｖｊ付はマツプを示す図、第８図は本発明の第２実
施例を示を第５図相当図である。 図中、１はインバータ主回路、Ｔｒ、〜Ｔｒ６はトラン
ジスタ（スイッチング素子）、４は周波数設定回路、５
は基準発振器、６はレートマルチプライヤ、７はＲＯＭ
（記憶素゛子）、８ばバイナリアップカウンタ、９は第
１のデータセレクタ、１４は６進カウンタ、１５Ｕ〜１
５Ｗは第２のデータセレクタ、２２はデータセレクタ制
御回路、２３はデータセレクタ制御回路、２４Ｕ〜２４
Ｗは第３のデータセレクタ、２５は３進カウンタ、２６
〜２８は排他的論理和回路、２９は３相切換回路である
。 稟 ３ （２） 第４図 ０’ ６０” １２０° １８０” ２
４０” ３００° ３６ｏ０’Ｊ１図 ′＠７［Ｘｌ
Claims (1)
- 【特許請求の範囲】 １、インバータ主回路内のスイッチング素子をスイッチ
ング制御信号によりオンオフ制御して負荷に正弦波近似
交流電力を供給するインバータにおいて、前記スイッチ
ング制御信号を０°から６０°までの間を１ビットｎワ
ードで論理パターン化し、及び１２０°から１８０°ま
での間を１ビットｎワードで論理パターン化して成る論
理パターン信号を上記２ビットが一個の周波数に対応す
る関係でｎ個の周波数に対応した２ｍビットの状態で記
憶する記憶素子とこの記憶素子からの読出しを制御する
読出し制御部とを備え、この読出し制御部を前記０°か
ら６０°まで及び１２０°から１８０°までの各間の記
憶内容を読み出すバイナリアップカウンタとその読出さ
れた２ｍビットのうち所望の一個の周波数に対応する２
ビットを選択する第１のデータセレクタとこの第１のデ
ータセレクタから時間的に並列に繰返し出力される論理
パターン信号を選択的に順序化して位相が１２０°相違
する３相３６０°分のスイッチング制御信号に合成する
データセレクタ制御回路とから構成していることを特徴
とするインバータ制御装置。 ２、データセレクタ制御回路は記憶素子から読出された
論理パターン信号の共役信号を得る反転回路と、バイナ
リーアップカウンタから６０°間隔の読出し周期で出力
されるキャリー信号を計数する６進カウンタと、二値の
論理レベル発生部と、前記６進カウンタにより制御され
て前記論理パターン信号、共役信号及び二値の論理レベ
ルを選択的に順序化する第２のデータセレクタとから構
成されていることを特徴とする特許請求の範囲第１項に
記載のインバータ制御装置。 ３、データセレクタ制御回路は、バイナリアップカウン
タから６０°間隔の読出し周期で出力されるキャリー信
号を計数する３進カウンタと、この３進カウンタからの
キャリー信号により位相が１２０°異なる三個の１２０
度通電波形信号を出力する３相切換器と、第１のデータ
セレクタの出力とスイッチング素子をオンモードにする
論理レベル発生部の出力を前記３進カウンタにより選択
的に順序化する３相分の第３のデータセレクタと、これ
ら各第３のデータセレクタと前記３相切換器からの出力
とを論理演算せしめる排他的論理和回路とからなること
を特徴とする特許請求の範囲第１項に記載のインバータ
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170878A JPS6149667A (ja) | 1984-08-16 | 1984-08-16 | インバ−タ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170878A JPS6149667A (ja) | 1984-08-16 | 1984-08-16 | インバ−タ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149667A true JPS6149667A (ja) | 1986-03-11 |
Family
ID=15912984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170878A Pending JPS6149667A (ja) | 1984-08-16 | 1984-08-16 | インバ−タ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149667A (ja) |
-
1984
- 1984-08-16 JP JP59170878A patent/JPS6149667A/ja active Pending
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