JPS61501801A - デ−タ処理装置を監視する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 データ処理装置を監視する装置 技術分野 本発明は電気通信装置等を制御するデータ処理装置を監視する装置に関係し、こ の装置は一時に２°アドレスを転送する能力のアドレス・バスを含み、このバス はメモリ位置や入出力端子のようなに個のコンピュータ素子に接続され、これら の各々はバスを介して転送される割当２進アドレスによりアクセスされ、かつデ ータ処理に用いられる第１分類のにアドレスに関係し、データ処理が実行されて いる間は用いられない第２分類の２　−にアドレスから構成されるアドレス冗長 性が利用可能となっている。

背景技術 比較付同期複製、多数決選択による多重冗長、パリティ検査や「ウォッチ・ドッ グ」の形式のａｕｌｌｔ、視やマイクロプログラム化されたポインタ制御はデー タ処理装置を監視する公知の原理である。部分的にしか使用されていないとして も、複製は多くの場合高価である。パリティ検査は相当な部品数増大を必要とす る。ポインタｌ１１ｔｌやパリティ生成はデータ処理のアクセス時間増加を意味 する。時間監視は遅い誤り検出を生じる。

現状は、例えば「耐故障コンピユーテイングに関する第１２回国際シンポジウム Ｊ　（［ＳＳＮ番号０７３１−３０７１＞、セツション６Ｂオンライン・モニタ リング、２３７−２５６頁を参照されたい。

発明の開示 アドレス・バスを介して転送されるアドレスはデータ転送とデータ計算により公 知の方法で形成されるため、アドレス監視時に本発明により、ストアト・プログ ラムｔｉｌｌ！Ｉｌの電気通信装置のようなデータ処理装置の間接監視が得られ る。

本発明の装置は請求の範囲に開示するように、重要でない部品の追加、特にアド レス・バスに接続され、出力が誤り信号発生器に接続されている最大２°の単純 指示レジスタの追加により特徴づけられる。しかしながら、本発明の監視原理の 条件は、アドレス・バスが接続されたコンピュータ素子の数に関連して序論で述 べた過大な能力、すなわち２°〉ｋを有している点である。この条件は、特にｎ −１６で可能なアドレスの内の小部分のみを使用しているコンピュータ素子の応 用例の現在のコンピュータにはし゛ばしば存在し、従って上述した２種類のアド レスが得られる。

本発明によると指示レジスタはそのアドレスの分類関係に関する情報を記憶する 。正しいデータ処理は第１分類のアドレスにのみ生じるため、バスを介して転送 されたアドレスが第２分類に含まれるというレジスタにより得られる各指示から 誤り信号が発生される。データ処理装置のアドレス冗長度が大きければ大きい程 、簡単な本発明の監視装置がデータ処理エラーを発見する確立が大きい。

図面の簡単な説明 本発明は添附した図面を参照して以下に詳細に説明され、因ではアドレス・バス ３とデータ処理装＠１のコンピュータ素子２、及び誤り信号発生器５とアドレス ・バスに接続した指示レジスタ４を含む監視装置が図示されている。

発明の好適な実施態様 従来のデータ処理装置１では、図にコンピュータ素子（２／１．２／２、・・・ ・・・２／ｋ）が図示され、そのアクセス入力はアドレス・バス３に接続されて いる。アドレス・バスは０本の並列線路の助けにより一時に２１２進アドレス数 を転送可能であり、これらの数は例えば図示していないアドレス計算装置から来 る。コンピュータ素子の各々のアクセス入力はバスに含まれてはいるが図面には 図示されていない従来のアドレス・デコーダの出力に接続されている。素子に割 当てた第１分類アドレス数がバスを介して転送された時にこの素子へのアクセス が得られる。図面は各々がアドレス数Ａ１６、Ａ３２、Ａ４８を有する別々のコ ンピュータ素子２／１．２／２、・・・・・・２／ｉ−１、例えば入出力端末と 、連続して増加するアドレス数Ａ６４、Ａ６５・・・・・・、Ａ２’−ａ、・・ ・・・・Ａ２°を有する一連の素子２／ｉ、２／ｉ＋１・・・・・・Ｓ　／　ｋ 　−ａ−・・・−２／　ｋ例えば命令列を記憶するメモリ位置を図示している。

図面はさらにアドレス・バス出力を図示し、第２分類の開運アドレス数、例えば Ａ１・・・・・・Ａ１５、Ａ４９・−−−−−Ａ６３はデータ処理装置のアドレ ス数冗長度を構成している。　゛ アドレス・バスはアドレス分類指示を記憶する複数個の指示レジスタ４に接続さ れる。図面によると、バス上に発生可能な全ての２　アドレス数は各々それ個有 のレジスタを読取用に作動させ、各々に記憶された情報は誤り信号発生器５へ転 送される。第１分類アドレス数、例えばＡ６４に関連する全てのにレジスタは２ 進数「０」を記憶し、第２分類アドレス数、例えばＡ１・・・・−Ａ１５に関連 する全ての２　−にレジスタは２進数「１」を記憶する。発生器５は、コンピュ ータ素子へのアクセスを行なわない本第２分類アドレス数から誤り信号を発生す る。

監視装置は本アドレス分類組合せの信頼できる指示を可能とするよう出来るだけ 多くの指示レジスタを含まなければならない。信頼できる指示は、各々が第２分 類アドレス数の受信時に読取用に作動される２　−に個のレジスタのみを含み、 レジスタから得られる２進数「１」がデータ処理エラーを指示する装置の実施例 により連成される。３１の装置実施例はに個のレジスタのみを含み、これらは各 々その第１分類アドレス数の受信時に記憶した２進数「１」の読取用に作動され 、これらのレジスタの出力は静止位置で作動される反転ＡＮＤゲート入力に接続 される。他方のＡＮＤゲート入力を作動させるため、バスを介して各アドレスが 転送されたことを指示する従来のストローブ信号が用いられる。どのレジスタも アクセスされていない場合、ＡＮＤゲートは誤り信号発生器の作動入力へストロ ーブ信号を送信する。

竹表昭６１−５０１８０１　（３）

Claims (4)

【特許請求の範囲】
1. １．電気通信装置等を制御するデータ処理装置（１）を監視する装置において、 一時に２ｎアドレスを転送する能力のアドレス・バス（３）を含み、このバスは メモリ位置や入出力端末のようなＫ個のコンピュータ素子（２）に接続され、そ の各々はバスを介して転送される割当２進数アドレス（例えばＡ１６、Ａ６４） によりアクセスされ、かつデータ処理に用いられる第１分類のＫアドレスと関連 し、この間データ処理が行なわれている間は使用されない第２分類の２ｎ−Ｋア ドレス（例えばＡ１……Ａ１５）から構成されるアドレス冗長度が利用可能であ り、バスに接続した複数個の指示レジスタ（４）を特徴とし、これらのレジスタ は前記２ｎアドレスの内の１つの受信時に各々読取用に作動され、各レジスタは 前記２つのアドレス分類の内の一方の指示を記憶し、このアドレス分類はレジス タのアドレスを含み、前記指示レジスタに接続した発生器（５）により、バスを 介して転送された本アドレスが第２分類に関連していることの指示の受信時に誤 り信号を発生するデータ処理装置を監視する装置。
2. ２．請求の範囲第１項において、名々が前記２ｎアドレスの内の１つを割当てら れている２ｎ指示レジスタを特徴とする監視装置。
3. ３．請求の範囲第１項において、各々が第２分類アドレスを割当てられている２ ｎ−Ｋ指示レジスタを特徴とする監視装置。
4. ４．請求の範囲第１項において、各々が第１分類アドレスを割当てられているＫ 指示レジスタを特徴とする監視装置。