JPS6150376B2 - - Google Patents
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- Publication number
- JPS6150376B2 JPS6150376B2 JP54109903A JP10990379A JPS6150376B2 JP S6150376 B2 JPS6150376 B2 JP S6150376B2 JP 54109903 A JP54109903 A JP 54109903A JP 10990379 A JP10990379 A JP 10990379A JP S6150376 B2 JPS6150376 B2 JP S6150376B2
- Authority
- JP
- Japan
- Prior art keywords
- alignment mark
- semiconductor substrate
- forming
- forming area
- oxidation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
本発明はウエハーとマスクとの位置合せを行な
うためのウエハーの位置合せマークを形成する方
法に関するものである。ウエハーとマスクとの自
動位置合せを行なう場合レーザビームを用いてウ
エハーの半導体基板表面に形成された段差を検出
することが行なわれている。
うためのウエハーの位置合せマークを形成する方
法に関するものである。ウエハーとマスクとの自
動位置合せを行なう場合レーザビームを用いてウ
エハーの半導体基板表面に形成された段差を検出
することが行なわれている。
第１図ａはウエハー（半導体基板）１の位置合
せマーク形成領域２，２′及びチツプ形成領域３
を示し、第１図ｂは位置合せマーク形成領域２に
形成された位置合せマーク４を示すものであり、
該位置合せマーク４は半導体基板１の表面に形成
された段差のパターンを示している。この段差が
レーザビームにより自動検出されるためには、段
差は十分の高さを有し、且つレーザビームの反射
光の干渉を生じない高さに選ばれなければならな
いという問題がある。
せマーク形成領域２，２′及びチツプ形成領域３
を示し、第１図ｂは位置合せマーク形成領域２に
形成された位置合せマーク４を示すものであり、
該位置合せマーク４は半導体基板１の表面に形成
された段差のパターンを示している。この段差が
レーザビームにより自動検出されるためには、段
差は十分の高さを有し、且つレーザビームの反射
光の干渉を生じない高さに選ばれなければならな
いという問題がある。
第２図は従来工程による位置合せマークの形成
方法を説明するための図であり、同図ａは半導体
基板（Si）１表面を選択酸化法で酸化し、酸化膜
（SiO2）５を形成した後の一部断面構造図を示す
ものである。
方法を説明するための図であり、同図ａは半導体
基板（Si）１表面を選択酸化法で酸化し、酸化膜
（SiO2）５を形成した後の一部断面構造図を示す
ものである。
選択酸化法は半導体基板１上に窒化膜
（Si3N4）等を形成し、それをパターニングした
後、半導体基板１を熱酸化するものであり、半導
体基板１の窒化膜で覆われていた部分は酸化され
ずに段差６を形成する。尚、選択酸化後窒化膜は
エツチング除去され第２図ａの構造になる。
（Si3N4）等を形成し、それをパターニングした
後、半導体基板１を熱酸化するものであり、半導
体基板１の窒化膜で覆われていた部分は酸化され
ずに段差６を形成する。尚、選択酸化後窒化膜は
エツチング除去され第２図ａの構造になる。
段差６は位置合せマーク形成領域２，２′にお
いて位置合せマーク４を形成するものであるが、
ウエハー（半導体基板）１上のチツプ形成領域３
においても同時に選択酸化が行なわれ、次いで
種々の工程が行なわれて所望の半導体集積回路が
構成される。
いて位置合せマーク４を形成するものであるが、
ウエハー（半導体基板）１上のチツプ形成領域３
においても同時に選択酸化が行なわれ、次いで
種々の工程が行なわれて所望の半導体集積回路が
構成される。
これらの半導体集積回路の製造工程には、通常
選択酸化の後に数回の酸化工程が含まれるもので
あり、従つて位置合せマークの段差６も酸化され
ることになり、第２図ｂに示す如く、段差６′上
に酸化膜（SiO2）が形成される。
選択酸化の後に数回の酸化工程が含まれるもので
あり、従つて位置合せマークの段差６も酸化され
ることになり、第２図ｂに示す如く、段差６′上
に酸化膜（SiO2）が形成される。
このため、第２図ａの段階での段差６の高さｘ
第２図ｂの段階ではX′に減少してしまい、レー
ザビームでこの段差を自動検出するには不十分の
高さになつたり、レーザビームの反射光の干渉を
生じる高さになり得る危険性がある。特に半導体
集積回路が高集積化される場合には選択酸化膜が
薄くなり、従つて段差の高さも更に小さくなるの
で従来の工程による位置合せマークでは自動検出
が不能となる可能性が高い。
第２図ｂの段階ではX′に減少してしまい、レー
ザビームでこの段差を自動検出するには不十分の
高さになつたり、レーザビームの反射光の干渉を
生じる高さになり得る危険性がある。特に半導体
集積回路が高集積化される場合には選択酸化膜が
薄くなり、従つて段差の高さも更に小さくなるの
で従来の工程による位置合せマークでは自動検出
が不能となる可能性が高い。
本発明は上記従来の欠点を除去し、レーザビー
ムで自動検出するに十分な高さを有し、且つレー
ザビームの反射光の干渉を生じない高さに段差を
保持し得る位置合せマークの形成方法を提供する
ことを目的としている。
ムで自動検出するに十分な高さを有し、且つレー
ザビームの反射光の干渉を生じない高さに段差を
保持し得る位置合せマークの形成方法を提供する
ことを目的としている。
そしてこの目的は本発明によれば、半導体基板
表面に段差を設けることによりマスクとの位置合
せ用マークを形成する方法において、半導体基板
表面を選択酸化法で酸化する工程及び引続く酸化
工程の前に該選択酸化法で形成された酸化膜を除
去する工程を含むことを特徴とする位置合せマー
クの形成方法を提供することによつて達成され
る。
表面に段差を設けることによりマスクとの位置合
せ用マークを形成する方法において、半導体基板
表面を選択酸化法で酸化する工程及び引続く酸化
工程の前に該選択酸化法で形成された酸化膜を除
去する工程を含むことを特徴とする位置合せマー
クの形成方法を提供することによつて達成され
る。
以下本発明の一実施例を図面により詳述する。
第３図は本発明の一実施例による位置合せマー
クの形成方法の工程を説明するための一部構造断
面図である。
クの形成方法の工程を説明するための一部構造断
面図である。
第３図ａは第２図ａに示す従来工程と同一であ
り、Si基板１上にSi3N4膜を形成し、該Si3N4膜を
パターニング（例えばフレオンCF4を用いてプラ
ズマエツチングする）した後Si基板１を熱酸化し
て選択酸化を行ない、その後Si3N4膜の全面エツ
チを行なつた段階の断面図である。第３図ａにお
いて、５はSiO2、６は段差をそれぞれ示す。
り、Si基板１上にSi3N4膜を形成し、該Si3N4膜を
パターニング（例えばフレオンCF4を用いてプラ
ズマエツチングする）した後Si基板１を熱酸化し
て選択酸化を行ない、その後Si3N4膜の全面エツ
チを行なつた段階の断面図である。第３図ａにお
いて、５はSiO2、６は段差をそれぞれ示す。
次に本発明においては、引続く酸化工程（例え
ばMOSトランンジスタ形成工程におけるゲート
酸化工程）の前に位置合せマーク形成領域２，
２′における、選択酸化による酸化膜SiO2５をエ
ツチングにより除去する。この時、該エツチング
は位置合せマーク形成領域２，２′以外のチツプ
形成領域３等はレジストでマスクして行なうもの
であり、エツチング液としては弗酸の緩衝液
（HF＋NH4F）等が使われる。
ばMOSトランンジスタ形成工程におけるゲート
酸化工程）の前に位置合せマーク形成領域２，
２′における、選択酸化による酸化膜SiO2５をエ
ツチングにより除去する。この時、該エツチング
は位置合せマーク形成領域２，２′以外のチツプ
形成領域３等はレジストでマスクして行なうもの
であり、エツチング液としては弗酸の緩衝液
（HF＋NH4F）等が使われる。
第３図ｂはエツチングによりSiO2５が除去さ
れた段階の構造を示すものである。
れた段階の構造を示すものである。
第３図ｂの状態で通常の酸化工程、前述のゲー
ト酸化工程が行なわれ、第３図ｃに示す如くSi基
板１表面に酸化膜（SiO2）８が形成される。
ト酸化工程が行なわれ、第３図ｃに示す如くSi基
板１表面に酸化膜（SiO2）８が形成される。
第２図ｂと比較して明らかなように、本発明に
よれば、ゲート酸化による酸化膜８は位置合せマ
ーク形成領域２，２′の段差６が形成されたSi基
板表面全体に一様に形成されることになり、第３
図ｃにおける段差６′の高さは第３図ａにおける
段差６の高さＸを保持することになる。
よれば、ゲート酸化による酸化膜８は位置合せマ
ーク形成領域２，２′の段差６が形成されたSi基
板表面全体に一様に形成されることになり、第３
図ｃにおける段差６′の高さは第３図ａにおける
段差６の高さＸを保持することになる。
以上説明したように本発明によれば、選択酸化
の後の酸化工程によれ段差の高さが減少すること
がなく、選択酸化の段階のみで段差の高さを決定
することができ、容易にレーザビームによる自動
位置合せを可能にすることができるものである。
の後の酸化工程によれ段差の高さが減少すること
がなく、選択酸化の段階のみで段差の高さを決定
することができ、容易にレーザビームによる自動
位置合せを可能にすることができるものである。
第１図ａ，ｂはウエハー上の位置合せマークを
示す図、第２図ａ，ｂは従来の位置合せマークの
形成方法を説明するための工程図、第３図ａ，
ｂ，ｃは本発明一実施例による位置合せマークの
形成方法を説明するための工程図をそれぞれ示
す。 図において、１は半導体基板、２は位置合せマ
ーク形成領域、４は位置合せマーク、５は選択酸
化による酸化膜、６は段差、８は選択酸化に引続
く酸化工程で形成された酸化膜をそれぞれ示す。
示す図、第２図ａ，ｂは従来の位置合せマークの
形成方法を説明するための工程図、第３図ａ，
ｂ，ｃは本発明一実施例による位置合せマークの
形成方法を説明するための工程図をそれぞれ示
す。 図において、１は半導体基板、２は位置合せマ
ーク形成領域、４は位置合せマーク、５は選択酸
化による酸化膜、６は段差、８は選択酸化に引続
く酸化工程で形成された酸化膜をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ ウエハーの位置合せマーク形成領域及びチツ
プ形成領域を含め、半導体基板上に窒化膜を形成
する工程、 該位置合せマーク形成領域に位置合せマーク形
成のパターニングと該チツプ形成領域に半導体集
積回路形成のパターニングとをする工程、 判導体基板を熱酸化し、半導体基板の窒化膜で
覆われていた部分は酸化されず半導体基板表面に
段差を形成する工程と、 上記半導体基板上に窒化膜を除去する工程と、 該位置合せマーク形成領域に形成された熱酸化
膜を除去し、位置合せマーク形成領域の半導体基
板露出表面にレーザビームで自動検出できる段差
を形成する工程とを含むことを特徴とする位置合
せマークの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10990379A JPS5633833A (en) | 1979-08-29 | 1979-08-29 | Formation of positioning mark |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10990379A JPS5633833A (en) | 1979-08-29 | 1979-08-29 | Formation of positioning mark |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5633833A JPS5633833A (en) | 1981-04-04 |
| JPS6150376B2 true JPS6150376B2 (ja) | 1986-11-04 |
Family
ID=14522070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10990379A Granted JPS5633833A (en) | 1979-08-29 | 1979-08-29 | Formation of positioning mark |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5633833A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218656A (ja) * | 2007-03-02 | 2008-09-18 | Denso Corp | 半導体装置の製造方法及び半導体ウエハ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940872A (ja) * | 1972-08-25 | 1974-04-17 | ||
| JPS5087283A (ja) * | 1973-12-03 | 1975-07-14 |
-
1979
- 1979-08-29 JP JP10990379A patent/JPS5633833A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5633833A (en) | 1981-04-04 |
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