JPS6327857B2 - - Google Patents
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- Publication number
- JPS6327857B2 JPS6327857B2 JP53119211A JP11921178A JPS6327857B2 JP S6327857 B2 JPS6327857 B2 JP S6327857B2 JP 53119211 A JP53119211 A JP 53119211A JP 11921178 A JP11921178 A JP 11921178A JP S6327857 B2 JPS6327857 B2 JP S6327857B2
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- JP
- Japan
- Prior art keywords
- layer
- poly
- film
- manufacturing
- sio
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- Expired
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は高集積（LSI：Large Scabe
Integration）化する半導体装置に係り、特に電
極或いは配線として多結晶シリコン（ポリSi）層
を用いた半導体装置の製造方法に関する。
Integration）化する半導体装置に係り、特に電
極或いは配線として多結晶シリコン（ポリSi）層
を用いた半導体装置の製造方法に関する。
近年LSI技術の進歩には目ざましいものがあ
り、特にMOS（Metal−Oxide−Semiconductor）
型電界効果トランジスタ（FET）のLSIではポリ
Siをゲート電極として用い、セルフアラインでソ
ース及びドレインを形成する所謂るSiゲート技術
が大きな役割を果している。
り、特にMOS（Metal−Oxide−Semiconductor）
型電界効果トランジスタ（FET）のLSIではポリ
Siをゲート電極として用い、セルフアラインでソ
ース及びドレインを形成する所謂るSiゲート技術
が大きな役割を果している。
しかしさらに高集積化を進めることを考える
と、従来のSiゲート技術では、いくつかの問題点
があり、これらを解決することが是非とも必要で
あつた。
と、従来のSiゲート技術では、いくつかの問題点
があり、これらを解決することが是非とも必要で
あつた。
そこで従来のLSI化したｎチヤンネル
MOSFETの製造方法を例にとり、第１図ａ〜ｅ
を参照して上記問題点を説明する。
MOSFETの製造方法を例にとり、第１図ａ〜ｅ
を参照して上記問題点を説明する。
先ずｐ型Si基板１を用意し、このｐ型Si基板表
面を選択的に酸化して1μm位の酸化Si（SiO2）膜
２を形成する（第１図ａ）。この酸化工程は素子
間を分離する為の工程であり、この酸化膜２を通
常フイールド酸化膜という、またこのフイールド
酸化膜２の形成は、通常選択的に窒化シリコン
（Si3N4）膜を形成し、これをマスクとして前記
基板を熱酸化して行われる。
面を選択的に酸化して1μm位の酸化Si（SiO2）膜
２を形成する（第１図ａ）。この酸化工程は素子
間を分離する為の工程であり、この酸化膜２を通
常フイールド酸化膜という、またこのフイールド
酸化膜２の形成は、通常選択的に窒化シリコン
（Si3N4）膜を形成し、これをマスクとして前記
基板を熱酸化して行われる。
次にフイールド酸化膜２の形成されていない基
板１表面所謂る露出した基板表面を酸化して、後
にゲート酸化膜となる700Å位の薄いSiO2膜３を
形成し、このSiO2膜３上の全面にポリSi層４を
例えば気相成長により3000Å位形成する（第１図
ｂ）。
板１表面所謂る露出した基板表面を酸化して、後
にゲート酸化膜となる700Å位の薄いSiO2膜３を
形成し、このSiO2膜３上の全面にポリSi層４を
例えば気相成長により3000Å位形成する（第１図
ｂ）。
この後このポリSi層４上に選択的にフオトレジ
スト膜５を形成し、例えばフレオンプラズマを用
いてポリSi層４をプラズマエツチングしてパター
ンニングし、後にゲート電極及び配線となるポリ
Si層４を残す（第１図ｃ）。
スト膜５を形成し、例えばフレオンプラズマを用
いてポリSi層４をプラズマエツチングしてパター
ンニングし、後にゲート電極及び配線となるポリ
Si層４を残す（第１図ｃ）。
次いで前記700Å位の薄いSiO2膜３のソース及
びドレイン領域となる部分を除去しまた上記レジ
スト膜５を除去し、例えば三塩化隣酸（pocl3）
を拡散源として約1000℃で約10分間拡散してｎ型
のソース領域６及びドレイン領域７を形成する
（第３図ｄ）。なおこの時にゲート電極となるポリ
Si層４にもリンが拡散され、比較的低抵抗のポリ
Si層所謂るゲート電極となる。
びドレイン領域となる部分を除去しまた上記レジ
スト膜５を除去し、例えば三塩化隣酸（pocl3）
を拡散源として約1000℃で約10分間拡散してｎ型
のソース領域６及びドレイン領域７を形成する
（第３図ｄ）。なおこの時にゲート電極となるポリ
Si層４にもリンが拡散され、比較的低抵抗のポリ
Si層所謂るゲート電極となる。
しかる後比較的厚い例えば1μｍ位のSiO2膜８
を全面に気相成長により形成し、このSiO2膜８
に電気的接触を取る為のコンタクトホールをあ
け、Al層９を選択的に形成し、この上から例え
ばリンがドープされた酸化膜所謂るPSG膜１０
を形成し、このPSG膜１０に電極取り出し部１
０ａを開口して完了する（第１図ｅ）。
を全面に気相成長により形成し、このSiO2膜８
に電気的接触を取る為のコンタクトホールをあ
け、Al層９を選択的に形成し、この上から例え
ばリンがドープされた酸化膜所謂るPSG膜１０
を形成し、このPSG膜１０に電極取り出し部１
０ａを開口して完了する（第１図ｅ）。
このようにして得られるMOSFETの製造工程
において、ゲート電極として用いたポリSiはグレ
インと呼ばれる単結晶の小さな領域が多数集合し
た出来たものであるが、このグレインとグレイン
の境界にそつて、エツチングが異常に速く進行す
ることがしばしば生じる。この現象が生じると、
ゲート電極となるポリSi層４の形状が例えば第２
図ａの様にギザギザになつたり、又、特にひどい
場合は第２図ｂの様に大きな切れ込みが入つたり
する。このようになると部分的にポリSi層４巾が
小さくなり、その部分でソース領域６及びドレイ
ン領域７が電気的にシヨートする現象が生じ、ト
ランジスタが動作しなくなる。そして、製品の歩
留りを著るしく、下げる結果となる。
において、ゲート電極として用いたポリSiはグレ
インと呼ばれる単結晶の小さな領域が多数集合し
た出来たものであるが、このグレインとグレイン
の境界にそつて、エツチングが異常に速く進行す
ることがしばしば生じる。この現象が生じると、
ゲート電極となるポリSi層４の形状が例えば第２
図ａの様にギザギザになつたり、又、特にひどい
場合は第２図ｂの様に大きな切れ込みが入つたり
する。このようになると部分的にポリSi層４巾が
小さくなり、その部分でソース領域６及びドレイ
ン領域７が電気的にシヨートする現象が生じ、ト
ランジスタが動作しなくなる。そして、製品の歩
留りを著るしく、下げる結果となる。
又この問題は、将来高集積化が進み、それによ
りポリSi層４の巾がもつと細くなると、更に重大
な問題となつてくる。
りポリSi層４の巾がもつと細くなると、更に重大
な問題となつてくる。
本発明は上記した点に鑑みなされたもので、ポ
リSi層の表面形状を平担とし、製造工程中の種々
の問題点を解決する半導体装置の製造方法を提供
するものである。
リSi層の表面形状を平担とし、製造工程中の種々
の問題点を解決する半導体装置の製造方法を提供
するものである。
即ち本発明は、電極或いは配線となるポリSi層
を形成した直後、レーザー光を照射してポリSi層
の表面を平担化せしめ、その後にポリSiのパター
ンニング及び不純物拡散を行う半導体装置の製造
方法を提供するものである。
を形成した直後、レーザー光を照射してポリSi層
の表面を平担化せしめ、その後にポリSiのパター
ンニング及び不純物拡散を行う半導体装置の製造
方法を提供するものである。
以下本発明を実施例に基づき、図面を参照して
説明する。第３図ａ〜ｆは本発明の一実施例を示
す工程断面図で、LSI化したｎチヤネル
MOSFETの製造方法に適用した場合の例であ
る。
説明する。第３図ａ〜ｆは本発明の一実施例を示
す工程断面図で、LSI化したｎチヤネル
MOSFETの製造方法に適用した場合の例であ
る。
先ず従来と同様ｐ型Si基板１１を用意し、この
ｐ型Si基板１１を選択的に酸化して1μｍ位のフイ
ールド酸化膜１２を形成する（第３図ａ）。
ｐ型Si基板１１を選択的に酸化して1μｍ位のフイ
ールド酸化膜１２を形成する（第３図ａ）。
次にフイールド酸化膜１２の形成されていない
基板１１表面所謂る露出した基板表面を酸化し
て、後にゲート酸化膜となる700Å位の薄いSiO2
膜１３を形成する。そしてこのSiO2膜１３上の
全面にポリSi層４を例えば気相成長により3000Å
位形成する（第３図ｂ）。
基板１１表面所謂る露出した基板表面を酸化し
て、後にゲート酸化膜となる700Å位の薄いSiO2
膜１３を形成する。そしてこのSiO2膜１３上の
全面にポリSi層４を例えば気相成長により3000Å
位形成する（第３図ｂ）。
このようにしてポリSi層４を形成した後、本発
明で特徴とするレーザー光３０を上記ポリSi層４
全面に照射する（第３図ｃ）。ここで用いたレー
ザー光３０はパルスレーザー光で、最大出力10W
のNd−YAGレーザーを用いた。そしてこのNd
−YAGレーザー４１からの出力光３０所謂るレ
ーザー光は、第４図のように第１のレンズ４２を
介して反射鏡４３により90度曲げ、第２のレンズ
４４で約40μｍ〜80μｍに絞り、ステージ４５に
載置されたウエハー４６に照射される。さらに上
記ステージ４５をＸ方向およびＹ方向にスキヤン
することにより、ポリSi層を形成したウエハー４
６全面に照射できる。またここで用いたパルスレ
ーザー光のパルスレーザー光のパルス幅は20nsec
〜200nsecで、周波数は5KHz〜30KHzであつた。
明で特徴とするレーザー光３０を上記ポリSi層４
全面に照射する（第３図ｃ）。ここで用いたレー
ザー光３０はパルスレーザー光で、最大出力10W
のNd−YAGレーザーを用いた。そしてこのNd
−YAGレーザー４１からの出力光３０所謂るレ
ーザー光は、第４図のように第１のレンズ４２を
介して反射鏡４３により90度曲げ、第２のレンズ
４４で約40μｍ〜80μｍに絞り、ステージ４５に
載置されたウエハー４６に照射される。さらに上
記ステージ４５をＸ方向およびＹ方向にスキヤン
することにより、ポリSi層を形成したウエハー４
６全面に照射できる。またここで用いたパルスレ
ーザー光のパルスレーザー光のパルス幅は20nsec
〜200nsecで、周波数は5KHz〜30KHzであつた。
このようにしてレーザー光３０をポリSi層１４
に照射した後、このポリSi層１４上に従来と同様
に選択的にフオトレジスト膜１５を形成し、例え
ばフレオンプラズマを用いてポリSi層１４をプラ
ズマエツチングしてパターンニングし、後にゲー
ト電極及び配線となるポリSi層１４を残す（第１
図ｄ）。このパターンニング時に、ポリSi層１４
がレーザー光で照射され平担化されている為に、
任意のパターンニングを行うことができ、従来の
ように部分的にポリSi層１４が残つたり、或いは
オーバーエツチングされたりすることが全く生じ
なかつた。
に照射した後、このポリSi層１４上に従来と同様
に選択的にフオトレジスト膜１５を形成し、例え
ばフレオンプラズマを用いてポリSi層１４をプラ
ズマエツチングしてパターンニングし、後にゲー
ト電極及び配線となるポリSi層１４を残す（第１
図ｄ）。このパターンニング時に、ポリSi層１４
がレーザー光で照射され平担化されている為に、
任意のパターンニングを行うことができ、従来の
ように部分的にポリSi層１４が残つたり、或いは
オーバーエツチングされたりすることが全く生じ
なかつた。
次いで前記700Å位の薄いSiO2膜１３のソース
領域及びドレイン領域となる部分を除去し、引き
続き上記フオトレジスト膜１５を除去し、例えば
POcl3を拡散源として約1000℃で約10分間拡散し
て、ｎ型のソース領域１６及びドレイン領域１７
を形成する（第３図ｅ）。なおこの拡散時に従来
と同様ポリSi層１４にもリンが拡散され、比較的
低抵抗のポリSi層所謂るゲート電極となる。また
この拡散時にポリSi層１４はレーザー光３０で照
射されて平担化される為に、ポリSi層及びゲート
酸化膜となるSiO2膜１３を介してSi基板１１迄
拡散したりすることがない。
領域及びドレイン領域となる部分を除去し、引き
続き上記フオトレジスト膜１５を除去し、例えば
POcl3を拡散源として約1000℃で約10分間拡散し
て、ｎ型のソース領域１６及びドレイン領域１７
を形成する（第３図ｅ）。なおこの拡散時に従来
と同様ポリSi層１４にもリンが拡散され、比較的
低抵抗のポリSi層所謂るゲート電極となる。また
この拡散時にポリSi層１４はレーザー光３０で照
射されて平担化される為に、ポリSi層及びゲート
酸化膜となるSiO2膜１３を介してSi基板１１迄
拡散したりすることがない。
しかる後、比較的厚い例えば1μｍ位のSiO2膜
１８を全面に気相成長により形成し、このSiO2
膜１８に電気的接触を取る為のコンタクトホール
をあけ、Al層１９を選択的に形成し、この上か
ら例えばPSG膜２０を形成し、このPSG膜２０
に電極取り出し部２０ａを開口して完了する（第
１図ｆ）。
１８を全面に気相成長により形成し、このSiO2
膜１８に電気的接触を取る為のコンタクトホール
をあけ、Al層１９を選択的に形成し、この上か
ら例えばPSG膜２０を形成し、このPSG膜２０
に電極取り出し部２０ａを開口して完了する（第
１図ｆ）。
このようにして得られたMOSFETは、上述し
たようにレーザー光の照射により、従来のように
グレインの境界で異状エツチングが生ずるという
現象が起らず、レジストパターン通りの正確なエ
ツチングが可能となつた。その結果製造工程で生
ずる不良の中でポリSi層のパターンニングに起因
した不良は、ポリSi層の幅が3μｍの場合で約1/10
以下にまで小さくすることができた。
たようにレーザー光の照射により、従来のように
グレインの境界で異状エツチングが生ずるという
現象が起らず、レジストパターン通りの正確なエ
ツチングが可能となつた。その結果製造工程で生
ずる不良の中でポリSi層のパターンニングに起因
した不良は、ポリSi層の幅が3μｍの場合で約1/10
以下にまで小さくすることができた。
なお上記実施例において、ソース領域、ドレイ
ン領域及びゲート電極への不純物導入の手段とし
てPOcl3によるリンの拡散について説明したが、
Asであつても良く、また不純物導入手段として
イオン注入であつても良い。
ン領域及びゲート電極への不純物導入の手段とし
てPOcl3によるリンの拡散について説明したが、
Asであつても良く、また不純物導入手段として
イオン注入であつても良い。
また上記実施例では、Si基板としてｐ型を用い
たが、ｎ型でなつても良く、この場合拡散する不
純物としてはポロン等を用いる。
たが、ｎ型でなつても良く、この場合拡散する不
純物としてはポロン等を用いる。
さらに上記実施例では、ｎチヤネルMOSFET
について説明したが、CMOSにも応用可能であ
り、またバイポーラトランジスタにも応用可能で
ある。
について説明したが、CMOSにも応用可能であ
り、またバイポーラトランジスタにも応用可能で
ある。
また上記実施例において、ポリSi層への不純物
導入を全面に行つたが、部分的に行つても良く、
例えばレーザー光照射によるエツチング速度の遅
くなる点を利用してゲート電極となる部分に多く
のレーザー光照射を行うようにしても良い。
導入を全面に行つたが、部分的に行つても良く、
例えばレーザー光照射によるエツチング速度の遅
くなる点を利用してゲート電極となる部分に多く
のレーザー光照射を行うようにしても良い。
第１図ａ〜ｅは従来の半導体装置の一つである
ｎチネネルMOSFETの製造工程を示す工程断面
図、第２図ａ，ｂは第１図における問題点を説明
する為のポリSi層を拡大して示した概略平面図、
第３図ａ〜ｆは本発明の一実施例としてｎチヤネ
ルMOSFETの製造工程に適用した場合の工程断
面図、第４図は第３図におけるレーザー光を照射
するレーザー装置の概略を示す斜視図である。 １１：ｐ型Si基板、１２：フイールド酸化膜、
１３：ゲート酸化膜となるSiO2膜、１４：ポリ
Si層、１５：フオトレジスト膜、１６：ソース領
域、１７：ドレイン領域、１８：気相成長により
形成したSiO2膜、１９：Al層、２０：PSG膜、
２０ａ：電極取り出し部、３０：レーザー光。
ｎチネネルMOSFETの製造工程を示す工程断面
図、第２図ａ，ｂは第１図における問題点を説明
する為のポリSi層を拡大して示した概略平面図、
第３図ａ〜ｆは本発明の一実施例としてｎチヤネ
ルMOSFETの製造工程に適用した場合の工程断
面図、第４図は第３図におけるレーザー光を照射
するレーザー装置の概略を示す斜視図である。 １１：ｐ型Si基板、１２：フイールド酸化膜、
１３：ゲート酸化膜となるSiO2膜、１４：ポリ
Si層、１５：フオトレジスト膜、１６：ソース領
域、１７：ドレイン領域、１８：気相成長により
形成したSiO2膜、１９：Al層、２０：PSG膜、
２０ａ：電極取り出し部、３０：レーザー光。
Claims (1)
- 【特許請求の範囲】 １ 電極或いは配線となる多結晶シリコン層を用
いて半導体装置を製造するに際し、前記多結晶シ
リコン層を形成した後に、該多結晶シリコン層の
少なくとも一部にレザー光を照射し、該レーザー
光を照射した多結晶シリコン層をパターンニング
し、該パターンニングした多結晶シリコン層の少
なくとも一部に不純物をドープすることを特徴と
する半導体装置の製造方法。 ２ レーザー光がパルスレーザー光であることを
特徴とする前記特許請求の範囲第１項記載の半導
体装置の製造方法。 ３ 不純物がリン或いは砒素であることを特徴と
する前記特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11921178A JPS5546520A (en) | 1978-09-29 | 1978-09-29 | Method of manufacturing semiconductor device |
| US06/077,272 US4267011A (en) | 1978-09-29 | 1979-09-20 | Method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11921178A JPS5546520A (en) | 1978-09-29 | 1978-09-29 | Method of manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5546520A JPS5546520A (en) | 1980-04-01 |
| JPS6327857B2 true JPS6327857B2 (ja) | 1988-06-06 |
Family
ID=14755679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11921178A Granted JPS5546520A (en) | 1978-09-29 | 1978-09-29 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5546520A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100264518A1 (en) * | 2009-04-15 | 2010-10-21 | Lee Shura | Wafer and method for construction, strengthening and homogenization thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643613B2 (ja) * | 1973-12-03 | 1981-10-14 | ||
| JPS6022502B2 (ja) * | 1976-08-27 | 1985-06-03 | 富士通株式会社 | 半導体装置の製造方法 |
-
1978
- 1978-09-29 JP JP11921178A patent/JPS5546520A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5546520A (en) | 1980-04-01 |
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