JPS6153740A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6153740A JPS6153740A JP59174007A JP17400784A JPS6153740A JP S6153740 A JPS6153740 A JP S6153740A JP 59174007 A JP59174007 A JP 59174007A JP 17400784 A JP17400784 A JP 17400784A JP S6153740 A JPS6153740 A JP S6153740A
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- JP
- Japan
- Prior art keywords
- film
- semiconductor substrate
- silicate glass
- antimony
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
並業上の利用分野
本発明は、半導体装置の製造方法、より詳しく述べるな
らば、ノくイポーラトランジスタの埋込みコレクタ層お
よびアイソレーション用Ｐ型埋込み層の形成方法に関す
るものでちる。
らば、ノくイポーラトランジスタの埋込みコレクタ層お
よびアイソレーション用Ｐ型埋込み層の形成方法に関す
るものでちる。
従来の技術
バイポーラトランジスタの製造においては、コレク？の
シリーズ抵抗を下げるために埋込みコレクタ層が半導体
基板（すなわち、シリコンウェハ）内に形成され、この
基板上にエピタキシャル層が形成されている。埋込みコ
レクタ層は、エピタキシャル層成長時のオートドーピン
グ（すなわち、不純物のはい上が９）の少ないアンチモ
ン（ｓｂ ）を用いて熱拡散によって形成されている。
シリーズ抵抗を下げるために埋込みコレクタ層が半導体
基板（すなわち、シリコンウェハ）内に形成され、この
基板上にエピタキシャル層が形成されている。埋込みコ
レクタ層は、エピタキシャル層成長時のオートドーピン
グ（すなわち、不純物のはい上が９）の少ないアンチモ
ン（ｓｂ ）を用いて熱拡散によって形成されている。
また、バイポーラトランジスタを含むＩＣ，ＬＳＩでは
アイソレーションが必要であυ、ＰＮ接合方式でなされ
ることか多い。このＰＮ接合アイソレーションでは一般
にエピタキシャル層（Ｎ型）を苺板に至るＰ型拡散によ
って分離するわけであるが、あらかじめ基板内にＰ壁埋
込み層を形成しておき、エピタキシャル層の上方から同
時に下から（すなわち、Ｐ壁埋込み層から）拡散して拡
散時間を短縮しかつＰ型アイソレーション層の横方向へ
の拡がりを抑制することが行なわれている。
アイソレーションが必要であυ、ＰＮ接合方式でなされ
ることか多い。このＰＮ接合アイソレーションでは一般
にエピタキシャル層（Ｎ型）を苺板に至るＰ型拡散によ
って分離するわけであるが、あらかじめ基板内にＰ壁埋
込み層を形成しておき、エピタキシャル層の上方から同
時に下から（すなわち、Ｐ壁埋込み層から）拡散して拡
散時間を短縮しかつＰ型アイソレーション層の横方向へ
の拡がりを抑制することが行なわれている。
発明が解決しようとする問題点
上述したようにエピタキシャル層形成前にｓｂの埋込み
コレクタ層およびＰ壁埋込み層をそれぞれ形成するわけ
であり、そのためにはＮ型不純物（ｓｂ）およびＰ型不
純物（例えば、ゾロン、がＩＪウム、アルミニウムなど
）の半導体基板内への選択的導入をそれぞれについて行
なう。選択的導入のためには、イオン注入法ならば所定
Ａターンのマスク膜の形成あるいは熱拡散法ならば半導
体基板の所定箇所に不純物含有ガラス層の形成がなされ
るので一般的にはこのような膜又は層の形成が２回行な
われる。この２回形成を１回にして工程数を減し、それ
にもかかわらず埋込みコレクタ層およびＰ壁埋込み層を
形成しうる方法を提供するのが問題点である。
コレクタ層およびＰ壁埋込み層をそれぞれ形成するわけ
であり、そのためにはＮ型不純物（ｓｂ）およびＰ型不
純物（例えば、ゾロン、がＩＪウム、アルミニウムなど
）の半導体基板内への選択的導入をそれぞれについて行
なう。選択的導入のためには、イオン注入法ならば所定
Ａターンのマスク膜の形成あるいは熱拡散法ならば半導
体基板の所定箇所に不純物含有ガラス層の形成がなされ
るので一般的にはこのような膜又は層の形成が２回行な
われる。この２回形成を１回にして工程数を減し、それ
にもかかわらず埋込みコレクタ層およびＰ壁埋込み層を
形成しうる方法を提供するのが問題点である。
問題点を解決するための手段 −
上述の問題点を解決するために本発明が提供する方法と
け、工程（７）〜６ｈ）；半導体基板上にアンチモンシ
リケートガラス（５ｂｓｃ ）膜を形成する工程；（（
）ＳｂＳＧ膜上に保護膜を形成する工程；汐）保穫膜お
よび５ｂＳＧ［を埋込みコレクタパターンと同シ形状に
選択エツチングする工程；に）残存している保護膜およ
び５ｂｓｃ膜によって覆われていない半導体基板内に＋
ｆ？Ｃｌン（Ｂ）をイオン注入する工程；（３）ＳｂＳ
Ｇ膜からｓｂを半導体基板内へ熱拡散しかつイオン注入
によるボロン領域をアニールする熱処理工程；および（
イ）保護膜および５ｂＳＧ膜を除去する工程；を含んで
なる半導体装置の製造方法である。
け、工程（７）〜６ｈ）；半導体基板上にアンチモンシ
リケートガラス（５ｂｓｃ ）膜を形成する工程；（（
）ＳｂＳＧ膜上に保護膜を形成する工程；汐）保穫膜お
よび５ｂＳＧ［を埋込みコレクタパターンと同シ形状に
選択エツチングする工程；に）残存している保護膜およ
び５ｂｓｃ膜によって覆われていない半導体基板内に＋
ｆ？Ｃｌン（Ｂ）をイオン注入する工程；（３）ＳｂＳ
Ｇ膜からｓｂを半導体基板内へ熱拡散しかつイオン注入
によるボロン領域をアニールする熱処理工程；および（
イ）保護膜および５ｂＳＧ膜を除去する工程；を含んで
なる半導体装置の製造方法である。
咬た、上述の製造方法において、イオン注入工程に）前
に保護膜および５ｂＳＧ膜に覆われていない半導体基板
を熱酸化して酸化膜を形成し、この酸化膜を通してボロ
ンをイオン注入してもよい。
に保護膜および５ｂＳＧ膜に覆われていない半導体基板
を熱酸化して酸化膜を形成し、この酸化膜を通してボロ
ンをイオン注入してもよい。
作用
本発明に係る半導体装置の製造方法では、Ｐ壁埋込み層
をゾロンのイオン注入で形成するわけであり、その際の
マスク膜が残存している（すなわち、パターニングされ
た）保護膜およヒ５ｂｓＧＩ＠であシ、この５ｂｓａ膜
がｓｂ拡散ソースとして働く。
をゾロンのイオン注入で形成するわけであり、その際の
マスク膜が残存している（すなわち、パターニングされ
た）保護膜およヒ５ｂｓＧＩ＠であシ、この５ｂｓａ膜
がｓｂ拡散ソースとして働く。
実施例
以下、添付図面を参照して本発明の好ましい実施態様例
によって本発明を説明する〇 第２図、第１図、第３図および第４図は、本発明の製造
方法にしたがって埋込みコレクタ層およびＰ壁埋込み層
を形成し、エピタキシャル層を形成するまでの工程を説
明する半導体基板の概略断面図である。
によって本発明を説明する〇 第２図、第１図、第３図および第４図は、本発明の製造
方法にしたがって埋込みコレクタ層およびＰ壁埋込み層
を形成し、エピタキシャル層を形成するまでの工程を説
明する半導体基板の概略断面図である。
まず、半導体基板１（第２図）としてＰ型シリコンウェ
ハを用意し、この基板１上に５ｂＳＧを回転塗布し、約
１１０℃の温度にて焼成して５ｂＳＧ膜２とする。この
ような温度ではｓｂは基板中には拡散されない。次に、
５ｂＳＧ膜２上に保護膜３を形成する。この保護膜３の
働きは、次工程に於いてｓｂを熱拡散するさいに、非拡
散領域へのｓｂの拡散を防止することである。そして、
このような保護膜として、ｒ２素透可性の瞑例えば、二
酸化珪素（５１０２）暎３が好せしい（第２図）。５１
０２膜３は公知の化学的気相成長法（ＣＶＤ法）によっ
て形成される。また、保護膜３を８１０２膜と窒化珪素
（８１３Ｎ４）膜との２層膜としてもよい・次に、第１
図に示すように保護膜３および５ｂｓｃ膜２を選択的に
エツチングして形成すべき埋込みコレクタ層に対応する
部分を残す。このためには、Ｓ ｉＯ２膜３上にレジス
ト（図示せず）を塗布し、露光・現イ象し、パターニン
グしたレジストをマスク膜として適切なエツチング剤、
例えば、緩衝性弗酸によってＳ ｉＯ２膜３および５ｂ
ＳＧ膜２を順次エツチングする。このようにして半導体
基Ｆｙｉｌの一部を露出させた状態で、イオン注入法に
よってＰ型不純物であるコロンを露出部分へ導入してピ
ロン注入領域６Ａを形成する。コロンの注入条件は、例
えば、注入エネルギ５０ ｋｅｙ、 Ｄｏｓｅ ｉ５．
０Ｅ１３ｃｒｒ：２である。このイオン注入時に保護膜
３がマスク膜となって５ｂＳＧ膜２の下の半導体基板１
上にはパーロンは注入されない。
ハを用意し、この基板１上に５ｂＳＧを回転塗布し、約
１１０℃の温度にて焼成して５ｂＳＧ膜２とする。この
ような温度ではｓｂは基板中には拡散されない。次に、
５ｂＳＧ膜２上に保護膜３を形成する。この保護膜３の
働きは、次工程に於いてｓｂを熱拡散するさいに、非拡
散領域へのｓｂの拡散を防止することである。そして、
このような保護膜として、ｒ２素透可性の瞑例えば、二
酸化珪素（５１０２）暎３が好せしい（第２図）。５１
０２膜３は公知の化学的気相成長法（ＣＶＤ法）によっ
て形成される。また、保護膜３を８１０２膜と窒化珪素
（８１３Ｎ４）膜との２層膜としてもよい・次に、第１
図に示すように保護膜３および５ｂｓｃ膜２を選択的に
エツチングして形成すべき埋込みコレクタ層に対応する
部分を残す。このためには、Ｓ ｉＯ２膜３上にレジス
ト（図示せず）を塗布し、露光・現イ象し、パターニン
グしたレジストをマスク膜として適切なエツチング剤、
例えば、緩衝性弗酸によってＳ ｉＯ２膜３および５ｂ
ＳＧ膜２を順次エツチングする。このようにして半導体
基Ｆｙｉｌの一部を露出させた状態で、イオン注入法に
よってＰ型不純物であるコロンを露出部分へ導入してピ
ロン注入領域６Ａを形成する。コロンの注入条件は、例
えば、注入エネルギ５０ ｋｅｙ、 Ｄｏｓｅ ｉ５．
０Ｅ１３ｃｒｒ：２である。このイオン注入時に保護膜
３がマスク膜となって５ｂＳＧ膜２の下の半導体基板１
上にはパーロンは注入されない。
そして、この半導体基板を加熱炉内へ入れ、酸化性了囲
下で１２００ないし１２５０℃の温度に所定時間（例え
ば、１２５０℃、１時間）保持することによって、５ｂ
ＳＧ膜２からｓｂが半導体基板１内に拡散してｓｂ導入
領域である埋込みコレクタ層７（第３図）が形成される
。この加熱処理によって、ピロン注入領域がアニールさ
れさらに注入されたｆ？ａンが拡散してＰ型埋込みＩ’
Ｗ６Ｂとなる。
下で１２００ないし１２５０℃の温度に所定時間（例え
ば、１２５０℃、１時間）保持することによって、５ｂ
ＳＧ膜２からｓｂが半導体基板１内に拡散してｓｂ導入
領域である埋込みコレクタ層７（第３図）が形成される
。この加熱処理によって、ピロン注入領域がアニールさ
れさらに注入されたｆ？ａンが拡散してＰ型埋込みＩ’
Ｗ６Ｂとなる。
熱処理後に、保護膜３および５ｂＳＧ膜２を適切なエツ
チング剤で除去して半導体基板１を露出させる。このよ
うに形成された埋込みコレクタ層７は、例えば、その深
さが約２．７μｍであり、その表面抵゛抗が約２８Ω／
口である。また、Ｐ型埋込み層６Ｂの深さは、例えば、
約３μｍである。そして、公知のエピタキシャル成長法
によって半導体基板 、［１上にＮ型シリコ
ンエピタキシャル層８（２ｇ４Ｍ）を形成する。このエ
ピタキシャル成長時に、埋込みコレクタ層７からｓｂが
少しそしてＰ型埋込み層６Ｂからコロンがオートドーピ
ングでエピタキシャル層８中へ拡散する。
チング剤で除去して半導体基板１を露出させる。このよ
うに形成された埋込みコレクタ層７は、例えば、その深
さが約２．７μｍであり、その表面抵゛抗が約２８Ω／
口である。また、Ｐ型埋込み層６Ｂの深さは、例えば、
約３μｍである。そして、公知のエピタキシャル成長法
によって半導体基板 、［１上にＮ型シリコ
ンエピタキシャル層８（２ｇ４Ｍ）を形成する。このエ
ピタキシャル成長時に、埋込みコレクタ層７からｓｂが
少しそしてＰ型埋込み層６Ｂからコロンがオートドーピ
ングでエピタキシャル層８中へ拡散する。
次に、公知のバイポーラトランジスタ製造方法にしたが
って、エピタキシャル層に所定のアイソレーション領域
、ベース領域、エミッタ頭載、コレクタコンタクト領域
などを形成することてなる。
って、エピタキシャル層に所定のアイソレーション領域
、ベース領域、エミッタ頭載、コレクタコンタクト領域
などを形成することてなる。
本発明に係る半導体装置の製造方法の別の実施態様とし
ては、上述したコロンのイオン注入前に第５図に示すよ
うな酸化膜１１を保護膜３および５ｂＳＧ膜２で覆われ
ていない半導体基板１の上に形成することである。この
酸化膜１１は、保護膜３および５ｂＳＧ膜２の選択エツ
チング後に露出した半導体基板１を９００ないし１ｏｏ
ｏ℃の温度にて液化性雰囲気中での熱酸化によって形成
され、その厚さは、例えば、約０．２μｍである。なお
、この温度にてもｓｂの熱拡散は起きない。そして、上
述したボロンのイオン注入によって酸化膜１１の下の半
導体基板１内にボロン注入領域６Ａを形成する。ここで
酸化膜１１を形成しておくことは、ボロンのイオン注入
時の基板の衝撃を緩和し結晶欠陥が防止できる。次に、
この半導体基板を加熱炉に入れて前述したように熱拡散
とアニールとを同時に行なう熱処理（１２００〜１２５
０℃）を行なって、ｓｂ埋込みコレクタ層７とＰ型埋込
み層６Ｂとを形成する（第６図）。熱処理後に、保護膜
３．５ｂＳＧ膜２および酸化膜１１を適切なエツチング
剤で除去し、露出した半導体基板１上にエピタキシャル
層を形成し、所定のパイ２−ラトランジスタにすぺぐ公
知の製造方法にしたがって処置される。
ては、上述したコロンのイオン注入前に第５図に示すよ
うな酸化膜１１を保護膜３および５ｂＳＧ膜２で覆われ
ていない半導体基板１の上に形成することである。この
酸化膜１１は、保護膜３および５ｂＳＧ膜２の選択エツ
チング後に露出した半導体基板１を９００ないし１ｏｏ
ｏ℃の温度にて液化性雰囲気中での熱酸化によって形成
され、その厚さは、例えば、約０．２μｍである。なお
、この温度にてもｓｂの熱拡散は起きない。そして、上
述したボロンのイオン注入によって酸化膜１１の下の半
導体基板１内にボロン注入領域６Ａを形成する。ここで
酸化膜１１を形成しておくことは、ボロンのイオン注入
時の基板の衝撃を緩和し結晶欠陥が防止できる。次に、
この半導体基板を加熱炉に入れて前述したように熱拡散
とアニールとを同時に行なう熱処理（１２００〜１２５
０℃）を行なって、ｓｂ埋込みコレクタ層７とＰ型埋込
み層６Ｂとを形成する（第６図）。熱処理後に、保護膜
３．５ｂＳＧ膜２および酸化膜１１を適切なエツチング
剤で除去し、露出した半導体基板１上にエピタキシャル
層を形成し、所定のパイ２−ラトランジスタにすぺぐ公
知の製造方法にしたがって処置される。
発明の効果
本発明の製造方法によるとＰ型叩込み層形成のためのイ
オン注入時のマスク膜が埋込みコレクタ層形成のための
保護膜および５ｂＳＧ膜でもあるので、従来２回行なわ
れていた所定の膜形成が１回で済むことになる。また、
Ｐ型埋込み層をセルファライン的に形成するので集積度
の向上に寄与することになる。
オン注入時のマスク膜が埋込みコレクタ層形成のための
保護膜および５ｂＳＧ膜でもあるので、従来２回行なわ
れていた所定の膜形成が１回で済むことになる。また、
Ｐ型埋込み層をセルファライン的に形成するので集積度
の向上に寄与することになる。
第２図、第１図、第３図および第４図は、木発明に係る
半導体装置の製造工程を説明する半導体基板の概略断面
図であり、 第５図および第６図は、本発明に係る別の製造工程を説
明する半導体基板の概略断面図である。 １・・・半導体基板、２・・・アンチモンシリケートガ
ラス（５ｂｓｃ ）膜、３・・・保護膜、６Ａ・・・ボ
ロン注入領域、６Ｂ・・・Ｐ壁埋込み層、７・・・埋込
みコレクタ層、８・・・エピタキシャル層、１１・・・
酸化膜。
半導体装置の製造工程を説明する半導体基板の概略断面
図であり、 第５図および第６図は、本発明に係る別の製造工程を説
明する半導体基板の概略断面図である。 １・・・半導体基板、２・・・アンチモンシリケートガ
ラス（５ｂｓｃ ）膜、３・・・保護膜、６Ａ・・・ボ
ロン注入領域、６Ｂ・・・Ｐ壁埋込み層、７・・・埋込
みコレクタ層、８・・・エピタキシャル層、１１・・・
酸化膜。
Claims (1)
- 【特許請求の範囲】 １、下記工程（ア）〜（カ）： （ア）半導体基板上にアンチモンシリケートガラス膜を
形成する工程； （イ）前記アンチモンシリケートガラス膜上に保護膜を
形成する工程； （ウ）前記保護膜およびアンチモンシリケートガラス膜
を埋込みコレクタパターンと同じ形状に選択エッチング
する工程； （エ）残存している前記保護膜およびアンチモンシリケ
ートガラス膜によって覆われていない前記半導体基板内
にボロンをイオン注入する工程；（オ）前記アンチモン
シリケートガラス膜からアンチモンを前記半導体基板内
へ熱拡散しかつ前記イオン注入によるボロン領域をアニ
ールする熱処理工程；および （カ）前記保護膜およびアンチンシリケートガラス膜を
除去する工程； を含んでなる半導体装置の製造方法。 ２、下記工程（キ）〜（ス）： （キ）半導体基板上にアンチモンシリケートガラス膜を
形成する工程； （ク）前記アンチモンシリケートガラス膜上に保護膜を
形成する工程； （ケ）前記保護膜およびアンチモンシリケートガラス膜
を埋込みコレクタパターンと同じ形状に選択エッチング
する工程； （コ）残存している前記保護膜およびアンチモンシリケ
ートガラス膜によって覆われていない前記半導体基板を
選択的に熱酸化して酸化膜を形成する工程； （サ）前記酸化膜を通してボロンを前記半導体基板内に
イオン注入する工程； （シ）前記アンチモンシリケートガラス膜からアンチモ
ンを前記半導体基板内へ熱拡散しかつ前記イオン注入に
よるボロン領域をアニールする熱処理工程；および （ス）前記保護膜、アンチンシリケートガラス膜および
酸化膜を除去する工程； を含んでなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174007A JPS6153740A (ja) | 1984-08-23 | 1984-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174007A JPS6153740A (ja) | 1984-08-23 | 1984-08-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153740A true JPS6153740A (ja) | 1986-03-17 |
Family
ID=15971011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59174007A Pending JPS6153740A (ja) | 1984-08-23 | 1984-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153740A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815760A (en) * | 1996-09-17 | 1998-09-29 | Fuji Photo Optical Co., Ltd. | Mode selecting switch for camera |
-
1984
- 1984-08-23 JP JP59174007A patent/JPS6153740A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815760A (en) * | 1996-09-17 | 1998-09-29 | Fuji Photo Optical Co., Ltd. | Mode selecting switch for camera |
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