JPS6153778A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS6153778A JPS6153778A JP59175472A JP17547284A JPS6153778A JP S6153778 A JPS6153778 A JP S6153778A JP 59175472 A JP59175472 A JP 59175472A JP 17547284 A JP17547284 A JP 17547284A JP S6153778 A JPS6153778 A JP S6153778A
- Authority
- JP
- Japan
- Prior art keywords
- region
- diode
- source region
- field effect
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電界効果トランジスタ、特に、ガリウム砒素
全半纏体材料とする電界効果トランジスタの構造に関す
るものであり、眠気的サージ耐量を確保する為の保護素
子を有する電界効果トランジスタに関するものである。
全半纏体材料とする電界効果トランジスタの構造に関す
るものであり、眠気的サージ耐量を確保する為の保護素
子を有する電界効果トランジスタに関するものである。
（従来の技術）
ガリウム砒素ヲ半４体材料とする電界効果トランジスタ
（以下、ＧａＡｓＦＥＴ ｌｌ！−Ｑｅ丁）ハ、近年。
（以下、ＧａＡｓＦＥＴ ｌｌ！−Ｑｅ丁）ハ、近年。
マイクロ波帯用途のみならず、テレビチューナー等の民
生用機器にも応用される様になっている。
生用機器にも応用される様になっている。
この様な民生用機器、特にテレビチューナー用において
は、素子のゲート絶縁膜の電気的サージ耐量が実際の使
用上問題となる場合がある。ｑ！ｆｉＣ１ＧａＡｓ
ＦＥＴ Ｔｉｃおいては、サージ耐量に、数エルグ程
度であり１通常ゲート・ソース間に保護素子を設けるこ
とにより、サージ耐量の改善全行なっている。保護素子
としては、ｐｎ ａ ｐｎｐ型。
は、素子のゲート絶縁膜の電気的サージ耐量が実際の使
用上問題となる場合がある。ｑ！ｆｉＣ１ＧａＡｓ
ＦＥＴ Ｔｉｃおいては、サージ耐量に、数エルグ程
度であり１通常ゲート・ソース間に保護素子を設けるこ
とにより、サージ耐量の改善全行なっている。保護素子
としては、ｐｎ ａ ｐｎｐ型。
ｎｐｎ型のダイオードがあるが、ＧａＡｓ ＦＥＴの
特性を損なわず、かつ、十分なサージ耐量金得る為には
、ｐｎ型が有利である。
特性を損なわず、かつ、十分なサージ耐量金得る為には
、ｐｎ型が有利である。
このエフな保護用ダイオード金有する（） ａ Ａ ５
ＦＥＴ の従来構造の一例を第２図に示す。第２図に示
す構造では、ＦＥＴ領域と保護ダイオード領域とが半絶
縁性のＧａＡｓ基板１１に別個に形成され、電極配線に
より接続されている。すなわち。
ＦＥＴ の従来構造の一例を第２図に示す。第２図に示
す構造では、ＦＥＴ領域と保護ダイオード領域とが半絶
縁性のＧａＡｓ基板１１に別個に形成され、電極配線に
より接続されている。すなわち。
保護ダイオードのｐ 領域２１上の電極２３とチャンネ
ル領域１２上のゲート電極１７．および保設ダイオード
のｎ 領域２０上の電極２２とソース領域１３にオーミ
ック接続金属１５２弁して接続されるソース電極１８と
をそれぞれ金屑配線に工す接続している。ドレイン領域
１４はこれに接触するオーミック接続金属１６上のドレ
イン電極１９から外部に導出される。
ル領域１２上のゲート電極１７．および保設ダイオード
のｎ 領域２０上の電極２２とソース領域１３にオーミ
ック接続金属１５２弁して接続されるソース電極１８と
をそれぞれ金屑配線に工す接続している。ドレイン領域
１４はこれに接触するオーミック接続金属１６上のドレ
イン電極１９から外部に導出される。
かかる溝底においては、金属配線の配線抵抗やインダク
タンス等により、十分なサージ耐量が得られない場合が
ある。すなわち、保護ダイオードｋＧａＡｓ ＦＥＴ
に接続し、サージ耐量の改善を行なう為には、保護ダイ
オードの逆方向耐圧ＶａｔＰＥＴのゲート耐圧より低く
し、かつ、４通時の動作抵抗Ｒｓ金低くする必要がある
。″１１辷、この両者を接続する場合に、金属配線にと
もなう寄生成分（抵抗、インダクタンス等）Ｆｒ、低く
しないと、サージが十分に保護ダイオードに吸収されず
に。
タンス等により、十分なサージ耐量が得られない場合が
ある。すなわち、保護ダイオードｋＧａＡｓ ＦＥＴ
に接続し、サージ耐量の改善を行なう為には、保護ダイ
オードの逆方向耐圧ＶａｔＰＥＴのゲート耐圧より低く
し、かつ、４通時の動作抵抗Ｒｓ金低くする必要がある
。″１１辷、この両者を接続する場合に、金属配線にと
もなう寄生成分（抵抗、インダクタンス等）Ｆｒ、低く
しないと、サージが十分に保護ダイオードに吸収されず
に。
１！’ Ｅ Ｔのゲートに印加されてしまい、この結果
ＦＥＴ部が破壊されることとなる。また、上記の配線に
より、両者を接続する構造をとると１面積が増大し、製
品の低価格化が達成されない欠点がある。
ＦＥＴ部が破壊されることとなる。また、上記の配線に
より、両者を接続する構造をとると１面積が増大し、製
品の低価格化が達成されない欠点がある。
（発明が解決しようとする問題点）
本発明の目的は、上記従来技術による構造の欠点を除去
し、十分な電気的サージ耐ｉｔを有し、かつ、低価格の
ＧａＡｓＦＥＴ ｔ−提供するものである。
し、十分な電気的サージ耐ｉｔを有し、かつ、低価格の
ＧａＡｓＦＥＴ ｔ−提供するものである。
（問題点全解決するための手段）
本発明によれば、半絶縁性り２）半導体基板にソース領
域とドレイン領域とゲート電極とを有し、さらにソース
領域に接してこれとＰＮ接合全形成する領域を有し、こ
のＰＮｗ：合を形成する領域をゲート電極に接続した電
界効果トランジスタを得る。
域とドレイン領域とゲート電極とを有し、さらにソース
領域に接してこれとＰＮ接合全形成する領域を有し、こ
のＰＮｗ：合を形成する領域をゲート電極に接続した電
界効果トランジスタを得る。
（作用）
本発明に、Ｃれ１／ｆソース領域金保護ダイオードの一
方の領域と兼用しているので、配線による寄生抵抗やイ
ンダクタンス等がきわめて小さく、かつ。
方の領域と兼用しているので、配線による寄生抵抗やイ
ンダクタンス等がきわめて小さく、かつ。
チップ面積も少なくてすみ、サージ耐量に優れたＱａＡ
ｓＦＥＴ ’ｆｔ実現することができる。
ｓＦＥＴ ’ｆｔ実現することができる。
（実施例）
以下１図面上用いて本発明金より詳繍に説明する。
第１図は、不発明の一実施例によるＧａＡｓＦＥＴの描
漬て示し／こも０でＪ５る。半絶縁性Ｇ ａ Ａ ｓ基
板３１上に、活性チャンネル層３２．．ソース領域３３
お工びドレイン領域３４金イオン注入技術を用いて選（
；＜的ｌこ形成する。この場合に、ソース領域３３おＬ
ひドレイン領域３４はＮ 型とじ一ソース領域３３の一
部がダ・ｆオードの口 層となるのに十分な不純物濃度
で形成する。そ７）後、ダイオードのｐ 領域４０全イ
オン注入により形成し、アニーリングを行なった後、ソ
ースおよびドレイン領域３３．３４とｐ 領域４０にオ
ーミック接続する金Ｍ３５，３６．４１を活性チャンネ
ル層３２にショットキー接Ｍ １−るゲートニ極３７Ｔ
ｈ形成全行い、ゲート１に極３７と金属４１とｔ接Ｉｌ
ｉする。
漬て示し／こも０でＪ５る。半絶縁性Ｇ ａ Ａ ｓ基
板３１上に、活性チャンネル層３２．．ソース領域３３
お工びドレイン領域３４金イオン注入技術を用いて選（
；＜的ｌこ形成する。この場合に、ソース領域３３おＬ
ひドレイン領域３４はＮ 型とじ一ソース領域３３の一
部がダ・ｆオードの口 層となるのに十分な不純物濃度
で形成する。そ７）後、ダイオードのｐ 領域４０全イ
オン注入により形成し、アニーリングを行なった後、ソ
ースおよびドレイン領域３３．３４とｐ 領域４０にオ
ーミック接続する金Ｍ３５，３６．４１を活性チャンネ
ル層３２にショットキー接Ｍ １−るゲートニ極３７Ｔ
ｈ形成全行い、ゲート１に極３７と金属４１とｔ接Ｉｌ
ｉする。
又ソースお工びドレイン電極３８．３９は金属３５゜３
６上に形成する。このように、第１図に示す構造のＧａ
ＡｓＦＥＴ ｉ’ｊ従米ノ構造ＧＤＧａＡｓＦＥ’ｌ
” とほぼ同じ工程で実現できる。
６上に形成する。このように、第１図に示す構造のＧａ
ＡｓＦＥＴ ｉ’ｊ従米ノ構造ＧＤＧａＡｓＦＥ’ｌ
” とほぼ同じ工程で実現できる。
第２図しこ不を不発明の一実施例による構造においては
、ダイオードのｎ＋層とＦ Ｅ Ｔのソース領域は同じ
領域３３であり、これらは電気的に全く同じである。し
九がって、従来構造による電極配線接続によるを生抵抗
、インダクタンス等は無視できることとなる。この為、
ダイオード素子部の逆方向耐圧、及び動作抵抗几、の最
適化全行なえば、寄生成分によらず、十分な電気的サー
ジ耐量が得られる。
、ダイオードのｎ＋層とＦ Ｅ Ｔのソース領域は同じ
領域３３であり、これらは電気的に全く同じである。し
九がって、従来構造による電極配線接続によるを生抵抗
、インダクタンス等は無視できることとなる。この為、
ダイオード素子部の逆方向耐圧、及び動作抵抗几、の最
適化全行なえば、寄生成分によらず、十分な電気的サー
ジ耐量が得られる。
また１本発明によれば、ダイオードとＦＥＴとの配線面
積は縮少でき、チップ面積の増大上押えることが可能で
ある。
積は縮少でき、チップ面積の増大上押えることが可能で
ある。
（発明の効果）
以上説明した様に１本発明による構造によれば。
゛「ニ気的サージ耐量が十分に得られかつ、低価格のＧ
ａＡｓＰＥＴ が実現できる。
ａＡｓＰＥＴ が実現できる。
尚、実施例においてに、シングルゲート型Ｇ ａ Ａ
５ＦＥＴ の場合であるが、ＴＶチューナー用途のデ
エアルゲート型のＧ ａ Ａ ｓ Ｆ Ｅ Ｔ にも本
発明が適用でさる。
５ＦＥＴ の場合であるが、ＴＶチューナー用途のデ
エアルゲート型のＧ ａ Ａ ｓ Ｆ Ｅ Ｔ にも本
発明が適用でさる。
４ 図面の１．・自車な説明
第１図は本元明の一央飽例によるＧ ａ Ａ ｓ 電
界効果トランジスタの断面図、第２図は従来のＧａＡｓ
電界効果トランジスタのｉ１７′ｒ面図である。
界効果トランジスタの断面図、第２図は従来のＧａＡｓ
電界効果トランジスタのｉ１７′ｒ面図である。
１１．３１・・・・半絶縁性基板＋ １８．３８
・・ソース−極、１９．３９・・・・・・ドレイン４極
、１７゜３７・・・ゲーｈ屯４Ｌ １２． ３２・・
・・・・チャンイ・ル偵域、１３．３３・・・・・ソー
ス領域、１４．３４・・・・ドレイン領域、４０・・・
・・ｐ 領域、１５，１６゜３５．３６・・・・オーミ
ック接続金属、４１・・・・配線。
・・ソース−極、１９．３９・・・・・・ドレイン４極
、１７゜３７・・・ゲーｈ屯４Ｌ １２． ３２・・
・・・・チャンイ・ル偵域、１３．３３・・・・・ソー
ス領域、１４．３４・・・・ドレイン領域、４０・・・
・・ｐ 領域、１５，１６゜３５．３６・・・・オーミ
ック接続金属、４１・・・・配線。
Claims (1)
- 半絶縁性半導体基板にソース領域およびドレイン領域が
形成された電界効果トランジスタにおいて、前記半絶縁
性半導体基板に前記ソース領域に接して該ソース領域と
ＰＮ接合を形成する領域を設け、該ＰＮ接合を形成する
領域をゲート電極に接続したことを特徴とする電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175472A JPS6153778A (ja) | 1984-08-23 | 1984-08-23 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175472A JPS6153778A (ja) | 1984-08-23 | 1984-08-23 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153778A true JPS6153778A (ja) | 1986-03-17 |
Family
ID=15996653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175472A Pending JPS6153778A (ja) | 1984-08-23 | 1984-08-23 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153778A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237974A (ja) * | 1985-08-13 | 1987-02-18 | Matsushita Electronics Corp | 半導体装置 |
| JPS6322822A (ja) * | 1986-07-15 | 1988-01-30 | Shin Etsu Chem Co Ltd | シリコーン変性エポキシ樹脂の製造方法 |
| JPS63128763A (ja) * | 1986-11-19 | 1988-06-01 | Sanyo Electric Co Ltd | 電界効果トランジスタの保護ダイオ−ド |
-
1984
- 1984-08-23 JP JP59175472A patent/JPS6153778A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237974A (ja) * | 1985-08-13 | 1987-02-18 | Matsushita Electronics Corp | 半導体装置 |
| JPS6322822A (ja) * | 1986-07-15 | 1988-01-30 | Shin Etsu Chem Co Ltd | シリコーン変性エポキシ樹脂の製造方法 |
| JPS63128763A (ja) * | 1986-11-19 | 1988-06-01 | Sanyo Electric Co Ltd | 電界効果トランジスタの保護ダイオ−ド |
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