JPS6153894B2 - - Google Patents
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- Publication number
- JPS6153894B2 JPS6153894B2 JP56070074A JP7007481A JPS6153894B2 JP S6153894 B2 JPS6153894 B2 JP S6153894B2 JP 56070074 A JP56070074 A JP 56070074A JP 7007481 A JP7007481 A JP 7007481A JP S6153894 B2 JPS6153894 B2 JP S6153894B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- resistor
- diode
- emitter
- base
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/601—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors using transformer coupling
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は信号入力回路に係り、特にヒステリ
シス特性をもち電源一次側を必要としないで、二
次側及び信号相互に絶縁された信号入力回路をう
るものである。
シス特性をもち電源一次側を必要としないで、二
次側及び信号相互に絶縁された信号入力回路をう
るものである。
この種の信号入力回路として第１図に示したシ
ユミツトトリガ回路が知られている。この回路を
簡単に説明すると、２個のトランジスタTr1，
Tr2が抵抗分割及びエミツタ結合により結合され
ている。今入力すなわちトランジスタTr1のベー
ス電位が低いとトランジスタTr1はオフ、トラン
ジスタTr2はオンとなり、抵抗R5にはトランジス
タTr2のエミツタ電流が流れ、トランジスタTr1
のオフが保証される。又、トランジスタTr1のコ
レクタが高電位であるため抵抗R2を通してトラ
ンジスタTr2にベース電流が流れてトランジスタ
Tr2のオンが保証され、互いにトランジスタTr1
はオフ、トランジスタTr2はオンの安定状態にあ
ることになる。
ユミツトトリガ回路が知られている。この回路を
簡単に説明すると、２個のトランジスタTr1，
Tr2が抵抗分割及びエミツタ結合により結合され
ている。今入力すなわちトランジスタTr1のベー
ス電位が低いとトランジスタTr1はオフ、トラン
ジスタTr2はオンとなり、抵抗R5にはトランジス
タTr2のエミツタ電流が流れ、トランジスタTr1
のオフが保証される。又、トランジスタTr1のコ
レクタが高電位であるため抵抗R2を通してトラ
ンジスタTr2にベース電流が流れてトランジスタ
Tr2のオンが保証され、互いにトランジスタTr1
はオフ、トランジスタTr2はオンの安定状態にあ
ることになる。
入力電圧が徐々に増加してVBE＋VE（VE：ト
ランジスタTr1のエミツタ電圧、VBE：同ベース
エミツタ電圧）をこえたとき、トランジスタTr1
にはベース電流が流れ始め、コレクタ電圧が下り
始めると、トランジスタTr2のベース電流が減り
エミツタ電流もへるためトランジスタのTr1のエ
ミツタ電圧が下りはじめ、ますますトランジスタ
Tr1にベース電流が流れ込む。このような正帰還
作用により一瞬のうちにトランジスタTr1がオ
ン、トランジスタTr2がオフに状態が反転する。
ランジスタTr1のエミツタ電圧、VBE：同ベース
エミツタ電圧）をこえたとき、トランジスタTr1
にはベース電流が流れ始め、コレクタ電圧が下り
始めると、トランジスタTr2のベース電流が減り
エミツタ電流もへるためトランジスタのTr1のエ
ミツタ電圧が下りはじめ、ますますトランジスタ
Tr1にベース電流が流れ込む。このような正帰還
作用により一瞬のうちにトランジスタTr1がオ
ン、トランジスタTr2がオフに状態が反転する。
この状態では今度はトランジスタTr1のエミツ
タ電位は抵抗R5とトランジスタTr1のエミツタ電
流により決まる値になつている。
タ電位は抵抗R5とトランジスタTr1のエミツタ電
流により決まる値になつている。
次に入力電圧が下がつてきて、この電圧より下
がるとトランジスタTr1がオフになり、前と逆の
正帰還が働いて一瞬のうちトランジスタTr1がオ
フ、トランジスタTr2がオンの状態になる。
がるとトランジスタTr1がオフになり、前と逆の
正帰還が働いて一瞬のうちトランジスタTr1がオ
フ、トランジスタTr2がオンの状態になる。
しかしてかかる回路では、入力信号のほかに電
源VccとVEE例えば12Vと−12V電位が必要とな
る。従つて入力信号と本体との間を絶縁しなけれ
ばならない場合には、第２図の絶縁入力回路ブロ
ツク図で示すように本体と絶縁された電源４を新
たに設けてシユミツトトリガ回路２と絶縁回路３
に電源出力として与えることが必要となる。尚第
２図でＡは一次側（絶縁側）、Ｂは二次側（本体
側）である。又１は信号入力である。
源VccとVEE例えば12Vと−12V電位が必要とな
る。従つて入力信号と本体との間を絶縁しなけれ
ばならない場合には、第２図の絶縁入力回路ブロ
ツク図で示すように本体と絶縁された電源４を新
たに設けてシユミツトトリガ回路２と絶縁回路３
に電源出力として与えることが必要となる。尚第
２図でＡは一次側（絶縁側）、Ｂは二次側（本体
側）である。又１は信号入力である。
さらに入力信号が複数本あり、各々の信号間も
絶縁をとらねばならない場合、本体と絶縁された
電源が入力信号の数と同じ数だけ必要となり、回
路が著しく複雑になる。
絶縁をとらねばならない場合、本体と絶縁された
電源が入力信号の数と同じ数だけ必要となり、回
路が著しく複雑になる。
このように信号入力回路にヒステリシス特性を
持たせて本体と絶縁すると、本体と絶縁された電
源があらたに必要となり、経済的にもスペース的
にも不利になる。
持たせて本体と絶縁すると、本体と絶縁された電
源があらたに必要となり、経済的にもスペース的
にも不利になる。
この発明は、このような点を考慮して、より簡
易な信号入力回路を提供する事を目的とし、ヒス
テリシス特性をもち二次側及び信号相互に絶縁さ
れた信号入力回路を本体と絶縁された電源をあら
たに追加することなしに実現するものである。
易な信号入力回路を提供する事を目的とし、ヒス
テリシス特性をもち二次側及び信号相互に絶縁さ
れた信号入力回路を本体と絶縁された電源をあら
たに追加することなしに実現するものである。
第３図はこの発明における信号入力回路の実施
例を示すもので、一次側Ａ（絶縁側）は、パルス
トランスPTにより二次側Ｂ（本体側）から絶縁
されている。
例を示すもので、一次側Ａ（絶縁側）は、パルス
トランスPTにより二次側Ｂ（本体側）から絶縁
されている。
この回路構成としては、入力端子A1より抵抗
R1、ダイオードD1、トランジスタTr1のエミツタ
への接続が行われ、又トランジスタTr1のベース
とダイオードD1のアノード間に抵抗R2が並列に
接続される。
R1、ダイオードD1、トランジスタTr1のエミツタ
への接続が行われ、又トランジスタTr1のベース
とダイオードD1のアノード間に抵抗R2が並列に
接続される。
更にトランジスタTr1のベースと入力端子A0よ
りの共通線Ｌとの間に抵抗R3が接続され、さら
にこのトランジスタTr1のベースはダイオードD2
をへてトランジスタTr2のコレクタとダイオード
D3のカソードとに接続される。トランジスタTr1
のコレクタはトランジスタTr2のベースと接続さ
れて、ともに抵抗R4をへて共通線Ｌに結ばれ
る。その他トランジスタTr2のエミツタは共通線
ＬにパルストランスPTの一次側の一端とともに
接続され、パルストランスPTの一次側の他端は
ダイオードD3のアノードに接続され、パルスト
ランスPTの二次側は出力端子B1，B0となる。又
VD1，VD2はダイオードD1，D2の電圧、VBE1，
VBE2はトランジスタTr1，Tr2のベース・エミツ
タ間電圧である。
りの共通線Ｌとの間に抵抗R3が接続され、さら
にこのトランジスタTr1のベースはダイオードD2
をへてトランジスタTr2のコレクタとダイオード
D3のカソードとに接続される。トランジスタTr1
のコレクタはトランジスタTr2のベースと接続さ
れて、ともに抵抗R4をへて共通線Ｌに結ばれ
る。その他トランジスタTr2のエミツタは共通線
ＬにパルストランスPTの一次側の一端とともに
接続され、パルストランスPTの一次側の他端は
ダイオードD3のアノードに接続され、パルスト
ランスPTの二次側は出力端子B1，B0となる。又
VD1，VD2はダイオードD1，D2の電圧、VBE1，
VBE2はトランジスタTr1，Tr2のベース・エミツ
タ間電圧である。
かかる回路において、今信号入力端子A1−A0
間に加える入力電圧Viを０〔Ｖ〕とすると、ト
ランジスタTr1，Tr2はともにオフ状態であり、
これは第４図のヒステリシス特性曲線のａ点であ
る。従つてこの時パルストランスPTの二次側Ｂ
（本体側）B1−B0からパルストランスの一次側を
みたインピーダンスは高インピーダンスとなる。
間に加える入力電圧Viを０〔Ｖ〕とすると、ト
ランジスタTr1，Tr2はともにオフ状態であり、
これは第４図のヒステリシス特性曲線のａ点であ
る。従つてこの時パルストランスPTの二次側Ｂ
（本体側）B1−B0からパルストランスの一次側を
みたインピーダンスは高インピーダンスとなる。
次に入力電圧Viを徐々に高くしてゆき、抵抗
R2の両端の電圧がVD1＋VBE1に達すると、抵抗
R1→ダイオードD1→トランジスタTr1のエミツタ
→トランジスタのTr1のベース→抵抗R3の経路で
電流が流れ始める。これが第４図のｂ点である。
この電流はトランジスタTr1では、ベース電流と
なり、この電流が流れた事により、トランジスタ
Tr1には抵抗R1→ダイオードD1→トランジスタ
Tr1のエミツタ→トランジスタTr2のベース→ト
ランジスタTr2のエミツタの経路で電流が流れ
る。この電流はトランジスタTr2のベース電流に
なつており、この電流が流れる事により抵抗R1
→ダイオードD1→トランジスタTr1のエミツタ→
トランジスタTr1のベース→ダイオードD2→トラ
ンジスタTr2のコレクタ→トランジスタTr2のエ
ミツタのルートでコレクタ電流が流れる。
R2の両端の電圧がVD1＋VBE1に達すると、抵抗
R1→ダイオードD1→トランジスタTr1のエミツタ
→トランジスタのTr1のベース→抵抗R3の経路で
電流が流れ始める。これが第４図のｂ点である。
この電流はトランジスタTr1では、ベース電流と
なり、この電流が流れた事により、トランジスタ
Tr1には抵抗R1→ダイオードD1→トランジスタ
Tr1のエミツタ→トランジスタTr2のベース→ト
ランジスタTr2のエミツタの経路で電流が流れ
る。この電流はトランジスタTr2のベース電流に
なつており、この電流が流れる事により抵抗R1
→ダイオードD1→トランジスタTr1のエミツタ→
トランジスタTr1のベース→ダイオードD2→トラ
ンジスタTr2のコレクタ→トランジスタTr2のエ
ミツタのルートでコレクタ電流が流れる。
このように入力電圧Viが高くなり、トランジ
スタTr1のベース電流が流れると正帰還がかか
り、トランジスタTr1及びTr2は急速にオン状態
となる。これが第４図のｃ点である。トランジス
タTr2がオンになつた場合、パルスPTの一次側は
トランジスタTr2により短絡されるため、二次側
出力端子B1−B0よりパルストランスPTの一次側
をみたインピーダンスは低インピーダンスとな
る。
スタTr1のベース電流が流れると正帰還がかか
り、トランジスタTr1及びTr2は急速にオン状態
となる。これが第４図のｃ点である。トランジス
タTr2がオンになつた場合、パルスPTの一次側は
トランジスタTr2により短絡されるため、二次側
出力端子B1−B0よりパルストランスPTの一次側
をみたインピーダンスは低インピーダンスとな
る。
次に入力電圧Viを徐々に低くしてゆき、抵抗
R2の両端の電圧がVD1＋VBE1より低くなるとト
ランジスタTr1はベース電流が減少し、安全な飽
和状態から態動状態へ移行しはじめる。これが第
４図のｄ点である。そうすると、正帰還がかか
り、トランジスタTr1，Tr2は急速にオフとな
る。これが第４図のｅ点である。トランジスタ
Tr2がオフになるとパルストランスPTの一次側は
オープン状態となり、二次側端子B1−B0よりパ
ルストランスの一次側をみたインピーダンスは高
インピーダンスとなる。
R2の両端の電圧がVD1＋VBE1より低くなるとト
ランジスタTr1はベース電流が減少し、安全な飽
和状態から態動状態へ移行しはじめる。これが第
４図のｄ点である。そうすると、正帰還がかか
り、トランジスタTr1，Tr2は急速にオフとな
る。これが第４図のｅ点である。トランジスタ
Tr2がオフになるとパルストランスPTの一次側は
オープン状態となり、二次側端子B1−B0よりパ
ルストランスの一次側をみたインピーダンスは高
インピーダンスとなる。
以上のようにかかる入力回路では、入力電圧
Viが第４図のViHをこえると急速にトランジスタ
Tr2がオンとなり、ViLより低くなるとトランジ
スタTr2は急速にオフとなる。この場合ViH，
ViLはそれぞれ次式により設定することができ
る。ただし、この場合トランジスタTr2のオン時
のコレクタ・エミツタ間電圧は無視する。
Viが第４図のViHをこえると急速にトランジスタ
Tr2がオンとなり、ViLより低くなるとトランジ
スタTr2は急速にオフとなる。この場合ViH，
ViLはそれぞれ次式により設定することができ
る。ただし、この場合トランジスタTr2のオン時
のコレクタ・エミツタ間電圧は無視する。
ViH＝（ＶD１＋ＶBE１）（１＋Ｒ１＋Ｒ３／Ｒ２）……
(1) ViL＝（ＶD１＋ＶBE１）（１＋Ｒ１／Ｒ２）ＶD２……(
2) 従つてヒステリシス幅ViH−ViLは次のようにな
る。
(1) ViL＝（ＶD１＋ＶBE１）（１＋Ｒ１／Ｒ２）ＶD２……(
2) 従つてヒステリシス幅ViH−ViLは次のようにな
る。
ViH−ViL＝（ＶD１＋ＶBE１）Ｒ３／Ｒ２−ＶD２……(3
) ダイオードD2はトランジスタTr2がオフの時、
パルストランスPTの一次側端子がダイオードD3
抵抗R3を通してループを形成し、端子B1−B0か
らパルストランスの一次側をみてインピーダンス
が下がつてしまうのを防ぐためのダイオードであ
る。またダイオードD3は、ダイオードD2側から
パルストランスPTに電流が流れこまないように
するためのダイオードである。又抵抗R4はもれ
電流によりトランジスタTr2のオフ状態が不安定
になるのを防ぐための抵抗である。
) ダイオードD2はトランジスタTr2がオフの時、
パルストランスPTの一次側端子がダイオードD3
抵抗R3を通してループを形成し、端子B1−B0か
らパルストランスの一次側をみてインピーダンス
が下がつてしまうのを防ぐためのダイオードであ
る。またダイオードD3は、ダイオードD2側から
パルストランスPTに電流が流れこまないように
するためのダイオードである。又抵抗R4はもれ
電流によりトランジスタTr2のオフ状態が不安定
になるのを防ぐための抵抗である。
以上のようにこの発明の回路では、入力電圧
Viの変化のみでヒステリシス特性をもち、動作
可能であることが明らかである。
Viの変化のみでヒステリシス特性をもち、動作
可能であることが明らかである。
更にこの発明によれば、二次側及び信号相互に
絶縁された信号入力回路を本体と絶縁された電源
をあらたに追加することなしに実現できる。
絶縁された信号入力回路を本体と絶縁された電源
をあらたに追加することなしに実現できる。
従つて、経済的にも実装スペース上からも非常
に有利となる。
に有利となる。
この発明の応用分野としては、ヒステリシス特
性をもち、絶縁を要する信号入力回路にはひろく
用いられる。
性をもち、絶縁を要する信号入力回路にはひろく
用いられる。
要するに、この発明ではデイジタル信号入力回
路において２個のトランジスタ並びにダイオード
抵抗及びパルストランスを組合せることにより一
次側に補助電源を必要としない信号入力回路を構
成することができた。
路において２個のトランジスタ並びにダイオード
抵抗及びパルストランスを組合せることにより一
次側に補助電源を必要としない信号入力回路を構
成することができた。
第１図は従来周知のシユミツトトリガ回路構成
図、第２図は従来周知の絶縁回路ブロツク図、第
３図はこの発明による信号入力回路の実施例結線
図、第４図は同動作説明用線図である。 図でTr1，Tr2：トランジスタ、R2，R3：抵
抗、PT：パルストランス、D1，D2，D3：ダイオ
ード。
図、第２図は従来周知の絶縁回路ブロツク図、第
３図はこの発明による信号入力回路の実施例結線
図、第４図は同動作説明用線図である。 図でTr1，Tr2：トランジスタ、R2，R3：抵
抗、PT：パルストランス、D1，D2，D3：ダイオ
ード。
Claims (1)
- １ 入力信号が印加される第１の抵抗と第２の抵
抗とからなる直列接続回路と、入力信号に対して
順極性の第１のダイオードを介してエミツタ・ベ
ース間が前記第１の抵抗に並列接続される第１の
トランジスタと、入力信号に対して順極性の第２
のダイオードを介してコレクタ・エミツタ間が前
記第２の抵抗に並列接続され、ベースが前記第１
のトランジスタのコレクタに接続される第２のト
ランジスタと、入力電圧に対して逆極性の第３の
ダイオードを介して一次側が前記第２のトランジ
スタのコレクタ・エミツタ間に並列接続されるパ
ルストランスとからなり、前記パルストランスの
二次側よりみた一次側のインピーダンス値に応じ
た出力パルスを二次側に取り出すようにしたこと
を特徴とする信号入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56070074A JPS57185724A (en) | 1981-05-12 | 1981-05-12 | Signal input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56070074A JPS57185724A (en) | 1981-05-12 | 1981-05-12 | Signal input circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57185724A JPS57185724A (en) | 1982-11-16 |
| JPS6153894B2 true JPS6153894B2 (ja) | 1986-11-19 |
Family
ID=13421026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56070074A Granted JPS57185724A (en) | 1981-05-12 | 1981-05-12 | Signal input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57185724A (ja) |
-
1981
- 1981-05-12 JP JP56070074A patent/JPS57185724A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57185724A (en) | 1982-11-16 |
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