JPS6154722A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 致亙公立 本発明は誤り訂正符号等に用いられるガロア体ＧＦ（２
’）に係り、特にその乗除算に用いられるｍｏｄ（２’
−１）演算回路に関する。

、風速玉、椎 一般に、符号化または復号化・訂正装置にあっては誤り
訂正符号としてガロア体ＧＦ　（２）が用いられており
、そのガロア体ＧＦ（２’）における乗除算をガロア体
ＧＦ　（２”）の元を原始根αのべきの形に変換したｍ
ａｄ（２−１）の加減算により求めるようにしている。

従来１例えばｎ　＝　２のときのｍ　ｏ　ｄ　３の加算
を行なわせるには第３図に示すように４４成されたｍｏ
ｄ（２％−１）演算回路が用いられている。すなわち、
それはＡ　（Ａ２　＋　ＡＨ）、Ｂ　（Ｂｚ＋　Ｂｌ）
からなる２ビット分の第１の全加算器Ａ　Ｄ　Ｄ　ｌと
同じく２ビット分の第２の全加算器ΔＤＤ２とからなり
、第１の全加算器ＡＤＤ　１の桁上げ出力Ｃ２を第２の
全加算器ＡＤＤ　２の指上げ入力に。′に−Ｉｊえ、ま
た第１の全角ｇ器Ａｌ）ＤＩにおけるＡ、１３Ｑ）　ｊ
ｏｌｔ　ｎ　ｆＢ　力Σ０．　Ｘｚ　ヲｍ　２　（７）
　全角’ｊ：Ｉ　Ｒ’ａΔＤ　Ｄ　２の一方のビット人
力Ａ、’　、　ＡＸ’　となるよ・うにするとともに、
第２の全加算器ＡＤＤ２における地方入力の最下位ビッ
ト８１′　にはア、ンド回路を通して第Ｉの全力ａ算器
ΔＤＤＩの加算出力Σ２．Σλが全て１１１７１のとき
にｌ′”が与えられ、また池のビットＩＪＪ′には＃　
ＯＩＩが人力されるようにし、その第２の全加算器ＡＤ
Ｄ２における加算出力Σ、′、Σ２゛をｍａｄ（２−１
）の演算結果とするようにしている。

なお、そのときの加算表を表１に示している。

この例からもわかるように、従来、のｍｏｄ（２ｎ−１
）演算回路では第１の全加算器ＡＤＤＩの出力ビットが
全て““１”であるか否かを判定する手段を必要とし、
特にｎの値が大きい場合には回路規模を増大させてしま
う。

１煎 本発明は以上の点を考慮してなされたもので、第１の全
加算ｚ：（の出力ビノ１−が全てＩＩ　＋　ＩＩである
か否かを判定する手段を設けることなく全体の回路構成
を簡単にしたガロア体ＧＦ（−＝）におけるｍａｄ（２
７Ｌ−１）演算回路ｋ　Ｑ　（ｉ”するものてＡｂる。

韮 本発明ではその目的を達成するため、ｎピッ１−の第１
の全加算器における最下位ビットの桁１げ入力に常に′
“１”を与え、その第１の全加算器における最上位ビッ
トの桁上げ出力端と同じ＜　ｎビットの更２の全加算器
における最下位ピッ１−のＨ７上げ入力端とを接続し、
その第２の全加算器において前記第１の全加算器の加算
出力とｎビット全て　。

が１１１１１である数値とを加算させた結果をｍ　ｏ　
ｄ（２’−１）の演算結果とするようにしたものである
う 以下、添付図面を参照して本発明の−・実施例について
詳述する。

いま説明を簡単にするために、ガロア体ＧＦ（２“）に
おけるｎ＝２のときのｍ　ｏ　ｄ　：ｌの加算を行なわ
せる場合について詳述する。

第１図はそのときのｍｏ　ｄ　（２４′−１）演算回路
のもが成を示すもので、　Ａ　（Ａ４．　Ａ＋）、　Ｂ
　（ＢＪＩＢ、　）からなる２ビット分の第１の全加算
器ＡＤＤＩと同じく２ビット分の第２の全加算器ＡＤＤ
２とからなり、第１の全加算器ＡＤｒ）ｌにおける最下
位ピッ１−の指上げ入力Ｃ，に常に″゛ビ′与えるとと
もに、その第１の全加算器ΔＤＤＩにお（づる最上位ビ
ットの桁上げ出力Ｃ２を同じくｎピッ１−の第２の全加
算器ＡＤＤ２における最下位ピッ１への桁上げ人力Ｃ０
′に与え、その第２の全角＄７器ＡＤＤ２において第１
の全加算器Ａ　ｌ）　Ｄ　Ｉの加算出力Σ１．Σ２と全
ピッド′“１”の数値（この場合にはＢ’　＝１．８’
　＝１でｎ＝３）とを加算させた結果Σ１′、Σｌをｍ
ａｄ３の演算結果とするようにしている。

このように構成されたものにあって、各全加算器ＡＤＤ
　１、ＡＤＤ２における加算内容を下記表２ないし表５
にかかげられた各真理値表に基いて説明する。

すなわち、第１の全加算器Ａｒ）Ｄ　Ｉにおける加算は
表２および表３に示された真理１直表にし！七がって行
なわれる。

表２ 表：３ その除去２より。

Σ、＝Ａ、ＯＢ、■ｌ　　　　　　　　・・・　　（１
、　　Ｃ，＝Ａ、＋Ｂ、　　　　　　　　　　　・・・
　　（２）また、表３より Σユ”　Ａ４■Ｂ２■Ｃ１・・・　　（３）ｃ、　＝　
Ａよ・Ｂ、　＋　Ａ、・Ｃ，＋　Ｂ、・Ｃ１・・・（４
）となる。

ただし、■は排他的論理和、＋は論理和をそれぞれ表わ
している。以下同様である。

また第２の全加算器ＡＤＤ２における加算は表４および
表５に示された真理値表にしたがって行なわれる。

表４ 表５ その除去４より、 Σ１′＝Σ、■ｌ■Ｃ６・・・　（５）Ｃ１′＝Σ、・
Ｃ１・・・　　（（８）また１表５より Σ□′　＝Σ２■ｌ■Ｃ８′　　　　　　　　・　　（
７）となる。

このように上記（５）、（６）式によりそれぞれ得られ
るｍａｄ３の加算結果Σ、′、Σλ′は前記表１にかか
げた加算器と−Ｍする。

また第２図に本発明によるｍｏ　ｄ　　（２”　−１）
演算回路をｎビットに拡張したときの回路１１ｒ＃成例
を示している。

ここでは１ビツトの加算器を【１ビツト分カスケード接
続させた第１の全加算器Ａｒ）ｒ）　Ｉと、同じく１ビ
ツトの加算器をｎピット分カスケード１２続させた第２
の全加算器ΔＤＤ２とからなり、第１の全加算器ＡＤＤ
　ｌにおける最下位ピッ１−の桁上げ人力Ｃ・に常に″
Ｉ　１１を与えるとともに、その第１の全加算器ＡＤＤ
Ｉにおける最上位ピッ１−の桁上げ出力（４を第２の全
加算器ＡＤＤ２にお番プる最下位ピッ１−の桁上げ入力
Ｃ０′　に与え、その第２の全加算器ＡＤＤ２において
第１の全加算器ＡＤＤ１の加算出力Σ、〜Σ２と全ビッ
ト″１°′の数値とを加算させた結果Σ１′〜Σ−をｍ
ｏｄ（２’−１）の演算結果とするようにしている。

跋果 以上１本発明によるｍａｄ（２’−１）演算回路にあっ
ては、従来のように第１の全加算回路の出力ビットが全
て１１１Ｈｇであるか否かを判定する手段を設ける必要
がなくなり、そのため全体の回路層成が簡素化され、特
にビット数が多くなる場合に有効なものとなるという優
れた利点を有してい

【図面の簡単な説明】

第１図は本発明によるｍｏｄ（２’−１）演算回路の一
実施例を示すブロック構成図、第２図は同じく本発明の
他の実施例を示すブロック構成図。 第３図は従来のｍｏｄ（２″−１）演Ｑ″回路を示すブ
ロック構成図である。 ＡＤＤ　Ｌ・・・第１の全加算器　Ａｔ）Ｄ２・・・第
２の全加算器

Claims (1)

【特許請求の範囲】
1. ｎビットの第１の全加算器および同じくｎビットの第２
   の全加算器からなり、第１の全加算器における最下位ビ
   ットの桁上げ入力に常に“１”を与え、その第１の全加
   算器における最上位ビットの桁上げ出力端と第２の全加
   算器における最下位ビットの桁上げ入力端とを接続し、
   その第２の全加算器において第１の全加算器の加算出力
   とｎビット全てが“１”である数値とを加算させるよう
   にしたｍｏｄ（２＾ｎ−１）演算回路。