JPS6155197B2 - - Google Patents
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- Publication number
- JPS6155197B2 JPS6155197B2 JP4177384A JP4177384A JPS6155197B2 JP S6155197 B2 JPS6155197 B2 JP S6155197B2 JP 4177384 A JP4177384 A JP 4177384A JP 4177384 A JP4177384 A JP 4177384A JP S6155197 B2 JPS6155197 B2 JP S6155197B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- address
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
この発明は絶縁ゲート形電界効果トランジスタ
（以下、MIS FETという）を使用した記憶装置
に関する。
（以下、MIS FETという）を使用した記憶装置
に関する。
従来MIS FETを用いた集積回路記憶装置に
は、大別してアドレス信号のみによつて出力が決
まるスタテイツク形式とアドレス信号及び一つ以
上のタイミング信号を使用して出力を決定するダ
イナミツク形式とがある。スタテイツク形式の集
積回路記憶装置はスタテイツク論理回路のみで構
成され、論理回路を構成するスイツチ素子と負荷
素子の抵抗比を１：10程度にとる必要があるた
め、各論理回路の出力容量の充電時間が長くな
り、従つて記憶内容の読出しや書込みの速度が低
下し、また、スイツチ素子が導通するときは常に
電源から負荷素子を経てスイツチ素子を通る電流
通路が生じるため、消費電力が多くなるという欠
点があつた。
は、大別してアドレス信号のみによつて出力が決
まるスタテイツク形式とアドレス信号及び一つ以
上のタイミング信号を使用して出力を決定するダ
イナミツク形式とがある。スタテイツク形式の集
積回路記憶装置はスタテイツク論理回路のみで構
成され、論理回路を構成するスイツチ素子と負荷
素子の抵抗比を１：10程度にとる必要があるた
め、各論理回路の出力容量の充電時間が長くな
り、従つて記憶内容の読出しや書込みの速度が低
下し、また、スイツチ素子が導通するときは常に
電源から負荷素子を経てスイツチ素子を通る電流
通路が生じるため、消費電力が多くなるという欠
点があつた。
ダイナミツク形式の集積回路記憶装置は論理回
路上ではスタテイツク形式の集積回路記憶装置と
同様であるが、第１図に構成例を、第２図にその
タイム・チヤートを示すように、アドレス入力信
号に同期したタイミング信号ψによつて動作する
ダイナミツク論理回路を含むことを特徴とする。
第１図において１はダイナミツク論理回路を使用
したデコーダ装置で、タイミング信号ψによつて
プリチヤージとそれに続くサンプリング動作を
し、負荷容量の充電時間の短縮と、直流的な電流
通路を少なくすることによつて２の記憶素子マト
リツクスに対する記憶内容の読出しや、書込速度
が速く、かつ消費電力の少ない記憶装置が得られ
る。なお、３は入出力回路である。第１図の集積
回路記憶装置の欠点は第１にアドレス入力信号に
同期した外部タイミング信号を必要とすることで
あり、従つて第２には集積回路としての入力端子
が余分に必要となることである。
路上ではスタテイツク形式の集積回路記憶装置と
同様であるが、第１図に構成例を、第２図にその
タイム・チヤートを示すように、アドレス入力信
号に同期したタイミング信号ψによつて動作する
ダイナミツク論理回路を含むことを特徴とする。
第１図において１はダイナミツク論理回路を使用
したデコーダ装置で、タイミング信号ψによつて
プリチヤージとそれに続くサンプリング動作を
し、負荷容量の充電時間の短縮と、直流的な電流
通路を少なくすることによつて２の記憶素子マト
リツクスに対する記憶内容の読出しや、書込速度
が速く、かつ消費電力の少ない記憶装置が得られ
る。なお、３は入出力回路である。第１図の集積
回路記憶装置の欠点は第１にアドレス入力信号に
同期した外部タイミング信号を必要とすることで
あり、従つて第２には集積回路としての入力端子
が余分に必要となることである。
この発明の目的はアドレス入力信号の変化によ
つてタイミング信号を発生し、外部からのタイミ
ング信号を使用せずに高速動作可能で、かつ消費
電力の少ないMIS FETによる記憶装置を提供す
ることにある。
つてタイミング信号を発生し、外部からのタイミ
ング信号を使用せずに高速動作可能で、かつ消費
電力の少ないMIS FETによる記憶装置を提供す
ることにある。
以下第３図及び第４図を参照して、本発明の一
実施例を説明する。第３図は本発明をMISFET
による読出し専用記憶装置に適用した場合の一実
施例を示す図で、１はアドレスデコーダ回路、２
は記憶素子マトリツクス、２０と２１はそれぞれ
論理“０”及び“１”を記憶する記憶素子、２２
は記憶素子マトリツクスの出力線B1〜Bmをプリ
チヤージするMIS FET、３は読出し回路、３０
と３１は記憶素子マトリツクスの出力B1〜Bmが
プリチヤージされている期間、その直前の読出し
データを保持するためのMIS FET、３２はバツ
フア・アンプ、４はアドレス入力ドライバ、５は
アドレス入力信号変化検出回路、６はアドレス入
力信号の変化により発生するパルス信号が出力す
る出力線、７は該パルス信号によつてダイナミツ
ク回路の制御信号ψｐを発生させる回路である。
実施例を説明する。第３図は本発明をMISFET
による読出し専用記憶装置に適用した場合の一実
施例を示す図で、１はアドレスデコーダ回路、２
は記憶素子マトリツクス、２０と２１はそれぞれ
論理“０”及び“１”を記憶する記憶素子、２２
は記憶素子マトリツクスの出力線B1〜Bmをプリ
チヤージするMIS FET、３は読出し回路、３０
と３１は記憶素子マトリツクスの出力B1〜Bmが
プリチヤージされている期間、その直前の読出し
データを保持するためのMIS FET、３２はバツ
フア・アンプ、４はアドレス入力ドライバ、５は
アドレス入力信号変化検出回路、６はアドレス入
力信号の変化により発生するパルス信号が出力す
る出力線、７は該パルス信号によつてダイナミツ
ク回路の制御信号ψｐを発生させる回路である。
次に第４図のタイム・チヤートを用いて第３図
の動作を説明する。以下の説明はＮチヤネルMIS
FETについて行なう。まづ端子A0〜Ａo-1に入力
するアドレス入力信号が変化すると、アドレス入
力信号変化検出回路５の中の排他的論理和回路
（以下EXORと記す）５０の２つの入力信号、即
ち直接入力するアドレス入力信号とインバータ１
１及び５１を介して入力するアドレス入力信号は
時間差をもつて変化し、この時間差の間EXOR５
０の出力線６には論理“１”のパルス信号が現わ
れる。このパルス信号によつてダイナミツク回路
の制御信号発生回路７内のMIS FET７１がオン
し、コンデンサ７３の電荷が放電するとコンデン
サ７３の端子間電圧は低下し、その結果MIS
FET７５及び７６が遮断して制御信号ψｐがハ
イレベルになる。EXOR５０の出力信号がローレ
ベルになり、MIS FET７１がオフになると負荷
用MIS FET７２を通して、コンデンサ７３が
除々に充電されその端子間電圧はハイレベルへと
移行する。
の動作を説明する。以下の説明はＮチヤネルMIS
FETについて行なう。まづ端子A0〜Ａo-1に入力
するアドレス入力信号が変化すると、アドレス入
力信号変化検出回路５の中の排他的論理和回路
（以下EXORと記す）５０の２つの入力信号、即
ち直接入力するアドレス入力信号とインバータ１
１及び５１を介して入力するアドレス入力信号は
時間差をもつて変化し、この時間差の間EXOR５
０の出力線６には論理“１”のパルス信号が現わ
れる。このパルス信号によつてダイナミツク回路
の制御信号発生回路７内のMIS FET７１がオン
し、コンデンサ７３の電荷が放電するとコンデン
サ７３の端子間電圧は低下し、その結果MIS
FET７５及び７６が遮断して制御信号ψｐがハ
イレベルになる。EXOR５０の出力信号がローレ
ベルになり、MIS FET７１がオフになると負荷
用MIS FET７２を通して、コンデンサ７３が
除々に充電されその端子間電圧はハイレベルへと
移行する。
この充電期間中に信号ψｐでMIS FET１０が
駆動されるためワード線W0〜ＷN-1は、すべてロ
ーレベルになる。更にビツト線B1〜Bmはプリチ
ヤージ用MIS FET２２が信号ψｐで駆動される
ことによつてすべてがプリチヤージされてハイレ
ベルとなり、一方出力端子CUT1〜OUTmは、信
号ｐDでMIS FET３０がオフすることによつ
てビツト線B1〜Bmから切離される直前に出力し
ていたデータをMIS FET３０，３１及びインバ
ータ３３，３４からなるラツチ回路３によつてそ
のまま保持する。
駆動されるためワード線W0〜ＷN-1は、すべてロ
ーレベルになる。更にビツト線B1〜Bmはプリチ
ヤージ用MIS FET２２が信号ψｐで駆動される
ことによつてすべてがプリチヤージされてハイレ
ベルとなり、一方出力端子CUT1〜OUTmは、信
号ｐDでMIS FET３０がオフすることによつ
てビツト線B1〜Bmから切離される直前に出力し
ていたデータをMIS FET３０，３１及びインバ
ータ３３，３４からなるラツチ回路３によつてそ
のまま保持する。
コンデンサ７３の電位が、シユミツト・トリガ
回路７４のオンレベルに達するとシユミツト ト
リガ回路７４はオンして信号ψｐはローレベルに
なり、ビツト線B1〜Bmのプリチヤージが完了す
る。このときアドレス・デコーダ回路１の中のデ
コード信号出力線１２はアドレス入力信号によつ
て選ばれたワード線に対応するののみがハイレベ
ルに達しており、他のワード線に対応するものは
ローレベルに達しているため、信号ψｐがローレ
ベルになり、信号ｐがハイレベルになると、選
択されたワード線が接続されたアドレス・デコー
ダ回路内ではMISFET１１がオン、MISFET１
０がオフするため選ばれたワード線のみがハイレ
ベルとなり、他のワード線はローレベルを保つ。
従つて信号ψｐがローレベルになつてビツト線
B1〜Bmプリチヤージが終了し、選ばれたワード
線がハイレベルになるとデータのサンプリングが
行われ、記憶素子の記憶内容によつてビツト線
B1〜Bmのレベルが決まる。信号ｐDは遅延素
子８１によつて、信号ψｐがローレベル、信号
ｐがハイレベルになつた後、一定時間おくれて、
即ちビツト線B1〜Bmのレベル状態が確定してか
らハイレベルになり、MIS FET３０をオンとし
てビツト線B1〜Bmに出た記憶データを出力端子
OUT1〜OUTmに取り出す。
回路７４のオンレベルに達するとシユミツト ト
リガ回路７４はオンして信号ψｐはローレベルに
なり、ビツト線B1〜Bmのプリチヤージが完了す
る。このときアドレス・デコーダ回路１の中のデ
コード信号出力線１２はアドレス入力信号によつ
て選ばれたワード線に対応するののみがハイレベ
ルに達しており、他のワード線に対応するものは
ローレベルに達しているため、信号ψｐがローレ
ベルになり、信号ｐがハイレベルになると、選
択されたワード線が接続されたアドレス・デコー
ダ回路内ではMISFET１１がオン、MISFET１
０がオフするため選ばれたワード線のみがハイレ
ベルとなり、他のワード線はローレベルを保つ。
従つて信号ψｐがローレベルになつてビツト線
B1〜Bmプリチヤージが終了し、選ばれたワード
線がハイレベルになるとデータのサンプリングが
行われ、記憶素子の記憶内容によつてビツト線
B1〜Bmのレベルが決まる。信号ｐDは遅延素
子８１によつて、信号ψｐがローレベル、信号
ｐがハイレベルになつた後、一定時間おくれて、
即ちビツト線B1〜Bmのレベル状態が確定してか
らハイレベルになり、MIS FET３０をオンとし
てビツト線B1〜Bmに出た記憶データを出力端子
OUT1〜OUTmに取り出す。
以上のような動作を行なう集積回路記憶装置の
長所を説明すると、アドレス入力信号の変化を検
出して内部で発生するタイミング信号によつて駆
動されるデコーダ回路や、記憶素子マトリツクス
回路を、負荷容量の充電時間が短かく、直流的な
電流通路の少ないMIS FETによるダイナミツク
形式の回路で構成しているため、高速動作可能で
かつ消費電力の少ない記憶装置が実現できること
は勿論のこと、本発明によつて外部にアドレス信
号以外のタイミング信号を発生する必要がなくな
り、従つて集積回路記憶装置の端子数の減少化が
図れる。
長所を説明すると、アドレス入力信号の変化を検
出して内部で発生するタイミング信号によつて駆
動されるデコーダ回路や、記憶素子マトリツクス
回路を、負荷容量の充電時間が短かく、直流的な
電流通路の少ないMIS FETによるダイナミツク
形式の回路で構成しているため、高速動作可能で
かつ消費電力の少ない記憶装置が実現できること
は勿論のこと、本発明によつて外部にアドレス信
号以外のタイミング信号を発生する必要がなくな
り、従つて集積回路記憶装置の端子数の減少化が
図れる。
なお上記実施例の制御信号発生回路７は再トリ
ガ可能なモノステーブル・マルチバイブレータと
して動作し、複数のアドレス入力信号が時間的な
ずれをともなつて変化した場合においても最後に
変化したアドレス入力信号からプリチヤージ及び
サンプリングに必要な制御信号ψｐ等を発生し、
記憶装置としての正常な動作を保証する。
ガ可能なモノステーブル・マルチバイブレータと
して動作し、複数のアドレス入力信号が時間的な
ずれをともなつて変化した場合においても最後に
変化したアドレス入力信号からプリチヤージ及び
サンプリングに必要な制御信号ψｐ等を発生し、
記憶装置としての正常な動作を保証する。
本発明では上記プリチヤージ信号の巾をコンデ
ンサ７３とMISFET７２とによつて形成される
遅延回路の遅延時間に対応させて定めている。こ
のため常にアドレス信号変化後一定巾のプリチヤ
ージ信号が得られるとともに、アドレスの変化を
検出するためには小さい遅延時間でよいため各ア
ドレス入力に対して設けこれが遅延回路（インバ
ータ５１）を簡単な構成で実現できる。
ンサ７３とMISFET７２とによつて形成される
遅延回路の遅延時間に対応させて定めている。こ
のため常にアドレス信号変化後一定巾のプリチヤ
ージ信号が得られるとともに、アドレスの変化を
検出するためには小さい遅延時間でよいため各ア
ドレス入力に対して設けこれが遅延回路（インバ
ータ５１）を簡単な構成で実現できる。
また、ラツチ回路がない場合においてはビツト
線のプリチヤージ時に、出力端子に論理“０”レ
ベルの信号が現われるため、読出し回路はその期
間の出力信号を読み出さない様にしなければなら
ず、従つて読出し回路自体が複雑になるが、ラツ
チ回路を付加することによりそのような欠点を除
去することができる。
線のプリチヤージ時に、出力端子に論理“０”レ
ベルの信号が現われるため、読出し回路はその期
間の出力信号を読み出さない様にしなければなら
ず、従つて読出し回路自体が複雑になるが、ラツ
チ回路を付加することによりそのような欠点を除
去することができる。
この発明の他の実施例を第５図に示す。第５図
は読出し書込み可能な記憶装置に適用した場合の
もで、アドレス・デコーダ回路１や入出力回路２
等にダイナミツク回路を用い上記一実施例と同様
に、アドレス入力信号変化検出回路５と制御信号
ψｐ等を発生する回路７を付加することにより読
出し、書込速度の向上と消費電力の減少化は勿論
のこと、端子数の減少化が可能となる。
は読出し書込み可能な記憶装置に適用した場合の
もで、アドレス・デコーダ回路１や入出力回路２
等にダイナミツク回路を用い上記一実施例と同様
に、アドレス入力信号変化検出回路５と制御信号
ψｐ等を発生する回路７を付加することにより読
出し、書込速度の向上と消費電力の減少化は勿論
のこと、端子数の減少化が可能となる。
第１図は従来の外部からのタイミング信号を使
用する記憶装置のブロツク・ダイヤグラム、第２
図は第１図の回路の動作を示すタイム・チヤー
ト、第３図は本発明の一実施例による読出し専用
記憶装置を示す図、第４図は第３図の回路の動作
を示すタイム・チヤート、第５図は本発明の他の
実施例による読出し書込み可能な記憶装置のブロ
ツク・ダイヤグラムである。 １……アドレス デコーダ回路、２……記憶素
子マトリクス、３……入出力回路、４……アドレ
ス・入力ドライバ、５……アドレス入力信号変化
検出回路、６，１２……出力線、７……制御信号
発生回路、３３，３４，４１，５１……インバー
タ、３２……バツフア・アンプ、１０，１１，２
２，３０，３１，７１，７２，７５，７６……
MISFET、７３……コンデンサ、７４……シユ
ミツト トリガ回路、８１……遅延素子。
用する記憶装置のブロツク・ダイヤグラム、第２
図は第１図の回路の動作を示すタイム・チヤー
ト、第３図は本発明の一実施例による読出し専用
記憶装置を示す図、第４図は第３図の回路の動作
を示すタイム・チヤート、第５図は本発明の他の
実施例による読出し書込み可能な記憶装置のブロ
ツク・ダイヤグラムである。 １……アドレス デコーダ回路、２……記憶素
子マトリクス、３……入出力回路、４……アドレ
ス・入力ドライバ、５……アドレス入力信号変化
検出回路、６，１２……出力線、７……制御信号
発生回路、３３，３４，４１，５１……インバー
タ、３２……バツフア・アンプ、１０，１１，２
２，３０，３１，７１，７２，７５，７６……
MISFET、７３……コンデンサ、７４……シユ
ミツト トリガ回路、８１……遅延素子。
Claims (1)
- １ それぞれの内容が随時変化しうる複数のアド
レス入力信号が入力するデコーダ回路と、複数の
アドレス入力信号に対して各々の信号の変化を
各々検出する複数の検出手段と、各検出手段の出
力を受ける論理和回路と、該論理和回路の出力に
接続した遅延回路と、上記アドレス信号のうち、
最も早く変化したものに対応した検出手段の出力
により立ち上り、上記アドレス信号のうち、最も
遅く変化したものに対応した検出手段の出力に対
して前記遅延回路の遅延時間に対応した一定の期
間をすぎると立ち下るパルス巾を有する第１のパ
ルスを発生するトリガ回路と、前記第１のパルス
を反転した第２のパルスを発生する回路と、前記
デコーダ回路の出力を受け、前記第１のパルスで
リセツトされ前記第２のパルスによつて付勢され
るワード線の駆動回路と、前記第１のパルスによ
つてプリチヤージされるビツト線とを備えたこと
を特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59041773A JPS59223997A (ja) | 1984-03-05 | 1984-03-05 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59041773A JPS59223997A (ja) | 1984-03-05 | 1984-03-05 | 記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3256477A Division JPS53117342A (en) | 1977-03-23 | 1977-03-23 | Memory unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59223997A JPS59223997A (ja) | 1984-12-15 |
| JPS6155197B2 true JPS6155197B2 (ja) | 1986-11-26 |
Family
ID=12617699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59041773A Granted JPS59223997A (ja) | 1984-03-05 | 1984-03-05 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59223997A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0616360B2 (ja) * | 1985-08-02 | 1994-03-02 | 沖電気工業株式会社 | Ｍｏｓ型リ−ドオンリ−メモリ装置 |
-
1984
- 1984-03-05 JP JP59041773A patent/JPS59223997A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59223997A (ja) | 1984-12-15 |
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