JPS6155683B2 - - Google Patents
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- Publication number
- JPS6155683B2 JPS6155683B2 JP56137694A JP13769481A JPS6155683B2 JP S6155683 B2 JPS6155683 B2 JP S6155683B2 JP 56137694 A JP56137694 A JP 56137694A JP 13769481 A JP13769481 A JP 13769481A JP S6155683 B2 JPS6155683 B2 JP S6155683B2
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- JP
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- battery
- voltage
- signal
- circuit
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
- Stand-By Power Supply Arrangements (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【発明の詳細な説明】
(a) 技術分野の説明
本発明は、コンピユータシステムに使用するバ
ツテリバツクアツプメモリを有する記憶装置に係
り、特にバツテリ電圧異常時の保護と運転中のバ
ツテリ保守を考慮した記憶装置に関する。
ツテリバツクアツプメモリを有する記憶装置に係
り、特にバツテリ電圧異常時の保護と運転中のバ
ツテリ保守を考慮した記憶装置に関する。
(b) 従来技術の説明
コンピユータシステムに使用される書込み可能
な記憶装置として、近年停電時のデータ保持にバ
ツテリを使用した、バツテリ・バツクアツプ・メ
モリが使用されている。
な記憶装置として、近年停電時のデータ保持にバ
ツテリを使用した、バツテリ・バツクアツプ・メ
モリが使用されている。
第１図は従来の一般的なバツテリ・バツクアツ
プ・メモリの構成を示すブロツク図である。１は
データバス、２はアドレス・バス及び制御信号、
３は制御回路４からバス・ドライバ５を働かせる
制御信号、６はメモリ素子７の制御信号及びアド
レス信号、８はメモリ素子７のデータ信号、９は
バツテリ・バツクアツプするメモリ素子７の電
源、１０はバツテリ、１１は電源回路、Vccはコ
ンピユータシステムの電源、１２はバツテリ１０
の電圧異常を検出する電圧検出回路、１３はその
検出信号を示す。
プ・メモリの構成を示すブロツク図である。１は
データバス、２はアドレス・バス及び制御信号、
３は制御回路４からバス・ドライバ５を働かせる
制御信号、６はメモリ素子７の制御信号及びアド
レス信号、８はメモリ素子７のデータ信号、９は
バツテリ・バツクアツプするメモリ素子７の電
源、１０はバツテリ、１１は電源回路、Vccはコ
ンピユータシステムの電源、１２はバツテリ１０
の電圧異常を検出する電圧検出回路、１３はその
検出信号を示す。
同図に於て、制御回路４、バスドライバ５、メ
モリ素子７はアドレスバス及び制御信号２の管理
の基に動作するのは一般のコンピユータと同様で
ある。また電源回路１１は、コンピユータシステ
ムへの供給電源Vccとバツテリ１０の切換えを行
うもので停電時にバツテリ側へ切換えられる。
モリ素子７はアドレスバス及び制御信号２の管理
の基に動作するのは一般のコンピユータと同様で
ある。また電源回路１１は、コンピユータシステ
ムへの供給電源Vccとバツテリ１０の切換えを行
うもので停電時にバツテリ側へ切換えられる。
この従来のバツテリ・バツクアツプ・メモリで
は、バツテリ１０に異常があり、メモリ素子７の
内容が失われた状態でコンピユータシステムが動
作した場合危険なので、バツテリ電圧をチエツク
する電圧検出回路１２を設け、その検出信号１３
を入力データとして読み込みデータのチエツクを
コンピユータシステムのソフトウエアで行うなど
の手段で、コンピユータシステムが誤動作するの
を防止している。
は、バツテリ１０に異常があり、メモリ素子７の
内容が失われた状態でコンピユータシステムが動
作した場合危険なので、バツテリ電圧をチエツク
する電圧検出回路１２を設け、その検出信号１３
を入力データとして読み込みデータのチエツクを
コンピユータシステムのソフトウエアで行うなど
の手段で、コンピユータシステムが誤動作するの
を防止している。
しかしこの従来の方法では、既存のコアメモリ
やワイヤーメモリ等と置換するとき、上述の検出
信号１３の読込み用入力点とその読込みデータ処
理のソフトウエアの追加等を必要とする欠点があ
る。
やワイヤーメモリ等と置換するとき、上述の検出
信号１３の読込み用入力点とその読込みデータ処
理のソフトウエアの追加等を必要とする欠点があ
る。
(c) 発明の目的
本発明の目的は上述欠点に鑑みてなされたもの
であり、バツテリの電圧異常による誤動作を防止
する手段として電圧異常の検出信号を入力データ
として読込む必要がなくまた電圧検出のための特
別なソフトウエアも必要としないバツテリ・バツ
クアツプ・メモリの記憶装置を提供することにあ
る。
であり、バツテリの電圧異常による誤動作を防止
する手段として電圧異常の検出信号を入力データ
として読込む必要がなくまた電圧検出のための特
別なソフトウエアも必要としないバツテリ・バツ
クアツプ・メモリの記憶装置を提供することにあ
る。
(d) 発明の構成
第２図は本発明によるバツテリ・バツクアツ
プ・メモリの一実施例を示すものであり、第１図
と同等の部分は同一符号とし説明を省略する。
プ・メモリの一実施例を示すものであり、第１図
と同等の部分は同一符号とし説明を省略する。
同図において１４はコンピユータシステ
ムの電源投入時に出力されるシステムのリセツト
信号、LEVL１５はバツテリ１０の電圧レベル信
号、STS１３は電圧検出回路１２で判断された電
圧レベル信号１５を論理信号に変換したステータ
ス信号、LS１６はステータス信号STS１３をリ
セツト信号１４によりラツチ回路１７で保
持したラツチ信号、PE１８はパリテイーエラー
ロジツク回路１９の出力制御信号である。
ムの電源投入時に出力されるシステムのリセツト
信号、LEVL１５はバツテリ１０の電圧レベル信
号、STS１３は電圧検出回路１２で判断された電
圧レベル信号１５を論理信号に変換したステータ
ス信号、LS１６はステータス信号STS１３をリ
セツト信号１４によりラツチ回路１７で保
持したラツチ信号、PE１８はパリテイーエラー
ロジツク回路１９の出力制御信号である。
第３図は、第２図における本発明の動作を説明
するタイミングチヤートである。同図中、refは
電圧検出回路１２で判断する電圧低下の基準電圧
を示す。
するタイミングチヤートである。同図中、refは
電圧検出回路１２で判断する電圧低下の基準電圧
を示す。
(e) 発明の作用
第２図において、コンピユータ・システムが作
動していない場合、すなわちコンピユータ・シス
テムの電源Vccが供給されていない場合には、バ
ツテリ１０から電源回路１１を通じ、メモリ素子
７のデータ保存に必要な電圧がメモリ素子７の電
源９から印加されている。コンピユータ・システ
ムの電源Vccが供給された場合には、電源回路１
１により自動的にコンピユータ・システムの電源
Vcc側へ切換えする点は第１図における場合と同
様である。
動していない場合、すなわちコンピユータ・シス
テムの電源Vccが供給されていない場合には、バ
ツテリ１０から電源回路１１を通じ、メモリ素子
７のデータ保存に必要な電圧がメモリ素子７の電
源９から印加されている。コンピユータ・システ
ムの電源Vccが供給された場合には、電源回路１
１により自動的にコンピユータ・システムの電源
Vcc側へ切換えする点は第１図における場合と同
様である。
バツテリ１０に電圧低下などの異常があつた場
合には、停電時に、メモリ素子７のデータ内容は
保証されなくなる。このような異常がある場合、
コンピユータ・システムの電源が時刻t1で投入さ
れ、システムのリセツト信号１４が時刻t2
で解除される時点でバツテリ１０の電圧レベル信
号LEVL１５が第３図の電圧低下基準信号ref以
下であることを示すステータス信号STS１３をラ
ツチ回路１７で保持し、ラツチ信号LS１６の状
態が確定する。次に、ラツチ信号LS１６からパ
リテイーエラー・ロジツク回路１９のパリテイエ
ラー出力制御信号PE１８が出力され、コンピユ
ータのデータ読み出し要求に対して制御回路４か
ら、バス・ドライバ５を通じ一定のパリテイーエ
ラーとなるデータだけをコンピユータ・システム
のデータ・バス１へ出力させる。
合には、停電時に、メモリ素子７のデータ内容は
保証されなくなる。このような異常がある場合、
コンピユータ・システムの電源が時刻t1で投入さ
れ、システムのリセツト信号１４が時刻t2
で解除される時点でバツテリ１０の電圧レベル信
号LEVL１５が第３図の電圧低下基準信号ref以
下であることを示すステータス信号STS１３をラ
ツチ回路１７で保持し、ラツチ信号LS１６の状
態が確定する。次に、ラツチ信号LS１６からパ
リテイーエラー・ロジツク回路１９のパリテイエ
ラー出力制御信号PE１８が出力され、コンピユ
ータのデータ読み出し要求に対して制御回路４か
ら、バス・ドライバ５を通じ一定のパリテイーエ
ラーとなるデータだけをコンピユータ・システム
のデータ・バス１へ出力させる。
このため、コンピユータ側ではパリテイエラー
が検出され実行を中止することになり、暴走、誤
動作の危険がない。
が検出され実行を中止することになり、暴走、誤
動作の危険がない。
また上述の状態に於て、時刻t3でバツテリ１０
を抜き取り時刻t4で新たに正常のバツテリ１０を
挿入してもラツチ信号LS１６は変化しないので
運転に入ることができない。
を抜き取り時刻t4で新たに正常のバツテリ１０を
挿入してもラツチ信号LS１６は変化しないので
運転に入ることができない。
従つてメモリ素子７の内容が不確定のままコン
ピユータがメモリ素子７の内容を読み出し、実行
を開始することはない。
ピユータがメモリ素子７の内容を読み出し、実行
を開始することはない。
また、バツテリ１０が正常であつても定期的な
保守により、バツテリ交換する場合には、上述の
逆の論理で動作しコンピユータシステムの運転中
にメモリ素子７の内容を保存した状態でバツテリ
１０を交換することができる。
保守により、バツテリ交換する場合には、上述の
逆の論理で動作しコンピユータシステムの運転中
にメモリ素子７の内容を保存した状態でバツテリ
１０を交換することができる。
(f) 発明の効果
以上説明の様に本発明によるバツテリ・バツク
アツプ・メモリは、バツテリの電圧異常に対する
保護回路を有しており、電圧検出のための特別の
ソフトウエアを必要とせず既設のコア・メモリや
ワイヤー・メモリ等と同様に使用することが可能
となる。
アツプ・メモリは、バツテリの電圧異常に対する
保護回路を有しており、電圧検出のための特別の
ソフトウエアを必要とせず既設のコア・メモリや
ワイヤー・メモリ等と同様に使用することが可能
となる。
また、バツテリ交換もメモリ素子のデータを保
存状態で簡単に行うことができるので、保守がし
やすい特徴を持つた記憶装置を提供することがで
きる。
存状態で簡単に行うことができるので、保守がし
やすい特徴を持つた記憶装置を提供することがで
きる。
第１図は従来のバツテリ・バツクアツプ・メモ
リを示すブロツク図、第２図は本発明の一実施例
によるバツテリ・バツクアツプ・メモリを示すブ
ロツク図、第３図は本発明のバツテリ電圧低下の
際のタイミングチヤートである。 １……データバス、２……アドレスバス及び制
御信号、３……制御信号、４……制御回路、５…
…バスドライバ、６……制御信号及びアドレス信
号、７……メモリ素子、８……データ信号、９…
…電源、１０……バツテリ、１１……電源回路、
１２……電圧検出回路、１３……電圧検出ステー
タス信号、１４……リセツト信号、１５……バツ
テリの電圧レベル信号、１６……ラツチ信号、１
７……ラツチ回路、１８……パリテイエラー制御
信号、１９……パリテイエラーロジツク回路。
リを示すブロツク図、第２図は本発明の一実施例
によるバツテリ・バツクアツプ・メモリを示すブ
ロツク図、第３図は本発明のバツテリ電圧低下の
際のタイミングチヤートである。 １……データバス、２……アドレスバス及び制
御信号、３……制御信号、４……制御回路、５…
…バスドライバ、６……制御信号及びアドレス信
号、７……メモリ素子、８……データ信号、９…
…電源、１０……バツテリ、１１……電源回路、
１２……電圧検出回路、１３……電圧検出ステー
タス信号、１４……リセツト信号、１５……バツ
テリの電圧レベル信号、１６……ラツチ信号、１
７……ラツチ回路、１８……パリテイエラー制御
信号、１９……パリテイエラーロジツク回路。
Claims (1)
- 【特許請求の範囲】 １ 停電時のデータ保持をバツテリによつて行な
う記憶装置に於て、前記バツテリの電圧異常を検
出する電圧検出回路を設け電源投入時のタイミン
グで前記電圧検出回路の検出信号を書き替え保持
する保持回路を具備した記憶装置。 ２ 停電時のデータ保持をバツテリによつて行な
う記憶装置に於て、前記バツテリの電圧異常を検
出する電圧検出回路を設け、この電圧検出回路が
前記バツテリの電圧異常を検出したとき、システ
ムのデータ読み出し要求に対してパリテイエラー
を発生させるパリテイエラーロジツク回路を具備
した記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137694A JPS5839321A (ja) | 1981-09-03 | 1981-09-03 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137694A JPS5839321A (ja) | 1981-09-03 | 1981-09-03 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839321A JPS5839321A (ja) | 1983-03-08 |
| JPS6155683B2 true JPS6155683B2 (ja) | 1986-11-28 |
Family
ID=15204616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137694A Granted JPS5839321A (ja) | 1981-09-03 | 1981-09-03 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839321A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720622A (en) * | 1985-03-11 | 1988-01-19 | Sanyo Electric Co., Ltd | Wall-mounted type cooking apparatus |
-
1981
- 1981-09-03 JP JP56137694A patent/JPS5839321A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5839321A (ja) | 1983-03-08 |
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