JPH0561827B2 - - Google Patents
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- Publication number
- JPH0561827B2 JPH0561827B2 JP58121653A JP12165383A JPH0561827B2 JP H0561827 B2 JPH0561827 B2 JP H0561827B2 JP 58121653 A JP58121653 A JP 58121653A JP 12165383 A JP12165383 A JP 12165383A JP H0561827 B2 JPH0561827 B2 JP H0561827B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission
- bit
- memory
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/50—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication
- H04L12/52—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques
- H04L12/525—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques involving a stored program control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、所定ビツト数の並列データを直列
データに変換して送出する直列データ送信装置に
関する。
データに変換して送出する直列データ送信装置に
関する。
第１図は従来のデータ送信装置を示すブロツク
図、第２図は第１図の動作を説明するためのタイ
ミング波形図である。第１図において、１は発振
回路、２は分周回路、３はカウンタ、４はデータ
処理部、５はバツフアレジスタ、６はシフトレジ
スタ、７はバツフアアンプである。
図、第２図は第１図の動作を説明するためのタイ
ミング波形図である。第１図において、１は発振
回路、２は分周回路、３はカウンタ、４はデータ
処理部、５はバツフアレジスタ、６はシフトレジ
スタ、７はバツフアアンプである。
発振回路１からのクロツクパルスは、データ処
理部４のシステムクロツク信号として使用される
一方、分周回路２にて処理の周波数に分周され、
送信データを伝送するための伝送クロツクとして
使用される。なお、この伝送クロツクは、例えば
第２図イの如く示される。一方、第２図ロに示さ
れる如き、送信すべき並列のデータは書込みは信
号WTとともにデータ処理部４からバツフアレジ
スタ５に与えられる。このバツフアレジスタ５の
内容は、さらにシフトレジスタ６に与えられるの
で、シフトレジスタ６では、このデータを伝送ク
ロツクにより１ビツトずつシフトさせることによ
り、第２図ハの如く直列データに変換して送出す
る。分周回路２より得られる伝送クロツク信号
は、例えば８進カウンタ３にて計数されているの
で、伝送クロツクが８個カウントされると、カウ
ンタ３からはキヤリイ（桁上げ）信号が出され
る。この信号は、８ビツトの直列データが送出さ
れたことを示す転送完了信号BFE（第２図ニ参
照）としてデータ処理部４に与えられ、割込み処
理される。すなわち、この割込みが上がると、デ
ータ処理部４は、次の送信データをバツフアレジ
スタ５に書込むことにより、直列データの連続性
を保つようにしている。なお、データ処理部で
は、送信すべきデータの同期パターン作成または
伝送ワードの編集等の操作が行なわれる。また、
データ処理部にはマイクロプロセツサを用いるこ
とができるので、データの構成は第１図の如く８
ビツト、または16ビツト単位で送信するのが好適
であるが、必ずしもこの数に限定されるものでは
ない。
理部４のシステムクロツク信号として使用される
一方、分周回路２にて処理の周波数に分周され、
送信データを伝送するための伝送クロツクとして
使用される。なお、この伝送クロツクは、例えば
第２図イの如く示される。一方、第２図ロに示さ
れる如き、送信すべき並列のデータは書込みは信
号WTとともにデータ処理部４からバツフアレジ
スタ５に与えられる。このバツフアレジスタ５の
内容は、さらにシフトレジスタ６に与えられるの
で、シフトレジスタ６では、このデータを伝送ク
ロツクにより１ビツトずつシフトさせることによ
り、第２図ハの如く直列データに変換して送出す
る。分周回路２より得られる伝送クロツク信号
は、例えば８進カウンタ３にて計数されているの
で、伝送クロツクが８個カウントされると、カウ
ンタ３からはキヤリイ（桁上げ）信号が出され
る。この信号は、８ビツトの直列データが送出さ
れたことを示す転送完了信号BFE（第２図ニ参
照）としてデータ処理部４に与えられ、割込み処
理される。すなわち、この割込みが上がると、デ
ータ処理部４は、次の送信データをバツフアレジ
スタ５に書込むことにより、直列データの連続性
を保つようにしている。なお、データ処理部で
は、送信すべきデータの同期パターン作成または
伝送ワードの編集等の操作が行なわれる。また、
データ処理部にはマイクロプロセツサを用いるこ
とができるので、データの構成は第１図の如く８
ビツト、または16ビツト単位で送信するのが好適
であるが、必ずしもこの数に限定されるものでは
ない。
しかしながら、かかる装置においてｎ多重回線
（局、チヤネル）のデータを取り扱うことにする
と、バツフアレジスタおよびシフトレジスタまた
は分周回路がｎ回線分必要となり、それに応じて
バツフアレジスタのポートアドレスもｎ回線分必
要となり、ハードウエアが複雑かつぼう大なもの
になるという欠点がある。また、転送完了を知ら
せる割込み信号もｎ回線分だけ上がることになる
ため、データ処理部の占有率が高くなり、その分
だけ処理能力が低下するという欠点を有すること
になる。
（局、チヤネル）のデータを取り扱うことにする
と、バツフアレジスタおよびシフトレジスタまた
は分周回路がｎ回線分必要となり、それに応じて
バツフアレジスタのポートアドレスもｎ回線分必
要となり、ハードウエアが複雑かつぼう大なもの
になるという欠点がある。また、転送完了を知ら
せる割込み信号もｎ回線分だけ上がることになる
ため、データ処理部の占有率が高くなり、その分
だけ処理能力が低下するという欠点を有すること
になる。
この発明はかかる点に鑑みてなされたもので、
多重回線であつても、あるいは同期方式、（調歩
同期、フレーム同期等）、伝送フオーマツトまた
は伝送速度が互いに異なつていても、同一のハー
ドウエアで、しかも高速に対処することが可能な
直列データ送信装置を提供することを目的とする
ものである。
多重回線であつても、あるいは同期方式、（調歩
同期、フレーム同期等）、伝送フオーマツトまた
は伝送速度が互いに異なつていても、同一のハー
ドウエアで、しかも高速に対処することが可能な
直列データ送信装置を提供することを目的とする
ものである。
その要点は、複数チヤネルの各々に対応して設
けられ所定ビツト数の送信データを１ビツトずつ
そのアドレスに対応させて記憶する送信フアイル
と、各フアイルからのデータを１ビツトずつ並列
に、かつシステムの最高伝送速度を対応するチヤ
ネルの伝送速度で割つた数だけ連続して各ビツト
を読出すとともにその編集または同期パターンの
作成を行なうデータ処理手段と、該処理手段を介
して与えられる各チヤネル対応のデータを１ビツ
トずつ並列に記憶しその順番に出力するフアース
トイン・フアーストアウト形式のメモリ（FIFO
メモリ）とを備え、該FIFOメモリの内容を前記
最高伝送速度に応じた信号にて読出すようにした
点にある。
けられ所定ビツト数の送信データを１ビツトずつ
そのアドレスに対応させて記憶する送信フアイル
と、各フアイルからのデータを１ビツトずつ並列
に、かつシステムの最高伝送速度を対応するチヤ
ネルの伝送速度で割つた数だけ連続して各ビツト
を読出すとともにその編集または同期パターンの
作成を行なうデータ処理手段と、該処理手段を介
して与えられる各チヤネル対応のデータを１ビツ
トずつ並列に記憶しその順番に出力するフアース
トイン・フアーストアウト形式のメモリ（FIFO
メモリ）とを備え、該FIFOメモリの内容を前記
最高伝送速度に応じた信号にて読出すようにした
点にある。
第３図はこの発明の実施例を示す構成図、第４
図は第３図の動作を説明するためのタイミング波
形図である。第３図において、１１〜１８は各チ
ヤネルCH１〜CH８毎の送信データを、データ
処理部４にて編集して格納するランダムアクセス
メモリ（RAM）で、１９は先入れ、先出し形メ
モリ（フアーストイン・フアーストアウトメモ
リ；FIFOメモリ）であり、その他は第１図に示
されるものと同様である。
図は第３図の動作を説明するためのタイミング波
形図である。第３図において、１１〜１８は各チ
ヤネルCH１〜CH８毎の送信データを、データ
処理部４にて編集して格納するランダムアクセス
メモリ（RAM）で、１９は先入れ、先出し形メ
モリ（フアーストイン・フアーストアウトメモ
リ；FIFOメモリ）であり、その他は第１図に示
されるものと同様である。
メモリ１１〜１８には、各チヤネルCH１〜
CH８を介して送出すべきデータが図の如く、縦
１列に、しかも、メモリ１１ではビツト位置
“７”に、またメモリ１８ではビツト位置“０”
に、という具合に互いにそのビツト位置を異なら
せて記憶されており、各メモリの使用されないビ
ツト位置には“０”がそれぞれ書込まれている。
したがつて、各メモリ１１〜１８の同じアドレス
が順次指定されると、各メモリからは第４図ニ〜
ルの如く、１ビツトずつのデータがチヤネル数に
応じて読出されることになり、これによつて、各
データはそのアドレス順に、既に直列変換されて
いるということができる。また、この場合、各チ
ヤネルの伝送速度は互いに異なつているため、そ
れに応じてデータの読出し態様を異ならせるよう
にしている。例えば、メモリ１１に対応するチヤ
ネルの伝送速度がメモリ１２のそれの２倍である
とすると、メモリ１１ではその都度異なるアドレ
スのデータが読出されるのに対し、メモリ１２で
は１つのアドレスのデータが２回ずつ読出される
ことになる。したがつて、このシステムでは、そ
の最高の伝送速度（例えば、1200ボー）を基準に
し、最高のものは１つのアドレスについて１回ず
つ、また１／ｎのものは１つのアドレスについて
ｎ回ずつ参照することにより、この伝送速度の相
違に対処するようにしている。こうすることによ
り、データ処理部４では各メモリ１１〜１８のア
ドレスを順次指定するだけで、その速度に応じた
データを内部のオアゲートORを介して読出し、
書込み信号WTとともに、第４図オの如くFIFO
メモリ１９に書込むことができる。FIFOメモリ
１９からは、分周回路２を介して得られる伝送ク
ロツク（システムの最高伝送速度に合わされてい
る。）を与えることにより、各チヤネルのデータ
が、その書込まれた順番で取り出されるので、バ
ツフアアンプ７を介して各チヤネルCH１〜CH
８に分配することができる。このとき、伝送クロ
ツクを８個カウントすると、分周回路またはカウ
ンタ３から転送完了信号BFEが出されるので
（第４図ロ参照）、データ処理部４では、第４図ハ
の如く所定の時間だけ割込み処理を実行した後、
各メモリ１１〜１８からデータを読出す動作を上
述の如く繰り返すことにより、所定のデータを各
チヤネル毎に送出する。つまり、この実施例は、
データ処理部のシステムクロツク（第４図イ参
照）と伝送クロツク（第２図イ参照）との同期化
にFIFOメモリを使用することにより、８回線分
のデータを同一のハードウエアにて処理できるよ
うにしたものということができる。また、データ
処理部によつてメモリ１１〜１８の書き換えを割
込み毎に行なえば、その伝送速度は最高の伝送速
度（例えば、1200ボー）となり、２度毎、６度毎
に行なえばその半分（600ボー）、１／６（200ボ
ー）となり、これにより各回線の伝送速度を所望
の値に設定できる利点を有することになる。な
お、第４図のt1はデータ処理部の割込み処理時
間、t2は各回線のデータを１ビツトずつ書込むた
めに要する時間であり、したがつて、８ビツトの
データを書込むために要する時間Ｔは、 Ｔ＝t1＋8t2 ということになる。
CH８を介して送出すべきデータが図の如く、縦
１列に、しかも、メモリ１１ではビツト位置
“７”に、またメモリ１８ではビツト位置“０”
に、という具合に互いにそのビツト位置を異なら
せて記憶されており、各メモリの使用されないビ
ツト位置には“０”がそれぞれ書込まれている。
したがつて、各メモリ１１〜１８の同じアドレス
が順次指定されると、各メモリからは第４図ニ〜
ルの如く、１ビツトずつのデータがチヤネル数に
応じて読出されることになり、これによつて、各
データはそのアドレス順に、既に直列変換されて
いるということができる。また、この場合、各チ
ヤネルの伝送速度は互いに異なつているため、そ
れに応じてデータの読出し態様を異ならせるよう
にしている。例えば、メモリ１１に対応するチヤ
ネルの伝送速度がメモリ１２のそれの２倍である
とすると、メモリ１１ではその都度異なるアドレ
スのデータが読出されるのに対し、メモリ１２で
は１つのアドレスのデータが２回ずつ読出される
ことになる。したがつて、このシステムでは、そ
の最高の伝送速度（例えば、1200ボー）を基準に
し、最高のものは１つのアドレスについて１回ず
つ、また１／ｎのものは１つのアドレスについて
ｎ回ずつ参照することにより、この伝送速度の相
違に対処するようにしている。こうすることによ
り、データ処理部４では各メモリ１１〜１８のア
ドレスを順次指定するだけで、その速度に応じた
データを内部のオアゲートORを介して読出し、
書込み信号WTとともに、第４図オの如くFIFO
メモリ１９に書込むことができる。FIFOメモリ
１９からは、分周回路２を介して得られる伝送ク
ロツク（システムの最高伝送速度に合わされてい
る。）を与えることにより、各チヤネルのデータ
が、その書込まれた順番で取り出されるので、バ
ツフアアンプ７を介して各チヤネルCH１〜CH
８に分配することができる。このとき、伝送クロ
ツクを８個カウントすると、分周回路またはカウ
ンタ３から転送完了信号BFEが出されるので
（第４図ロ参照）、データ処理部４では、第４図ハ
の如く所定の時間だけ割込み処理を実行した後、
各メモリ１１〜１８からデータを読出す動作を上
述の如く繰り返すことにより、所定のデータを各
チヤネル毎に送出する。つまり、この実施例は、
データ処理部のシステムクロツク（第４図イ参
照）と伝送クロツク（第２図イ参照）との同期化
にFIFOメモリを使用することにより、８回線分
のデータを同一のハードウエアにて処理できるよ
うにしたものということができる。また、データ
処理部によつてメモリ１１〜１８の書き換えを割
込み毎に行なえば、その伝送速度は最高の伝送速
度（例えば、1200ボー）となり、２度毎、６度毎
に行なえばその半分（600ボー）、１／６（200ボ
ー）となり、これにより各回線の伝送速度を所望
の値に設定できる利点を有することになる。な
お、第４図のt1はデータ処理部の割込み処理時
間、t2は各回線のデータを１ビツトずつ書込むた
めに要する時間であり、したがつて、８ビツトの
データを書込むために要する時間Ｔは、 Ｔ＝t1＋8t2 ということになる。
また、データ処理部のシステムクロツクを3M
Hz、最高の伝送速度を1200ボーとすると、1200ボ
ーの１ビツト長は１／1200＝0.833mSで、８ビツ
ト長では0.833×６＝6.67mSとなり、したがつ
て、6.67毎にデータ処理部へ割込みが上がること
になるので、データ処理部が次の８ビツトのデー
タを書込む時間を100μSとすると、この場合の占
有率は、100（μS）÷6.67（mS）≒1.5％ということ
になり、データ処理に要する時間は殆んど問題に
ならないものである。
Hz、最高の伝送速度を1200ボーとすると、1200ボ
ーの１ビツト長は１／1200＝0.833mSで、８ビツ
ト長では0.833×６＝6.67mSとなり、したがつ
て、6.67毎にデータ処理部へ割込みが上がること
になるので、データ処理部が次の８ビツトのデー
タを書込む時間を100μSとすると、この場合の占
有率は、100（μS）÷6.67（mS）≒1.5％ということ
になり、データ処理に要する時間は殆んど問題に
ならないものである。
異常のように、この発明によれば、データ処理
部のシステムクロツクと伝送クロツクとの同期化
にFIFOメモリを用いることにより、多重回線を
同一のハードウエアで処理することができるばか
りでなく、データ処理部と組み合わせて使用する
ことにより、伝送方式の相違にかゝわらず対処す
ることが可能となる利点を有するものである。
部のシステムクロツクと伝送クロツクとの同期化
にFIFOメモリを用いることにより、多重回線を
同一のハードウエアで処理することができるばか
りでなく、データ処理部と組み合わせて使用する
ことにより、伝送方式の相違にかゝわらず対処す
ることが可能となる利点を有するものである。
第１図は従来の直列データ送信装置を示すブロ
ツク図、第２図は第１図の動作を説明するための
タイミング波形図、第３図はこの発明の実施例を
示す構成図、第４図は第３図の動作を説明するた
めのタイミング波形図である。 符号説明、１……発振回路、２……分周回路、
３……カウンタ、４……データ処理部、５……バ
ツフアレジスタ、６……シフトレジスタ、７……
バツフアアンプ、１１〜１８……送信フアイル
（メモリ）、１９……フアーストイン・フアースト
アウトメモリ（FIFOメモリ）。
ツク図、第２図は第１図の動作を説明するための
タイミング波形図、第３図はこの発明の実施例を
示す構成図、第４図は第３図の動作を説明するた
めのタイミング波形図である。 符号説明、１……発振回路、２……分周回路、
３……カウンタ、４……データ処理部、５……バ
ツフアレジスタ、６……シフトレジスタ、７……
バツフアアンプ、１１〜１８……送信フアイル
（メモリ）、１９……フアーストイン・フアースト
アウトメモリ（FIFOメモリ）。
Claims (1)
- １ 複数チヤネルの各々に対応して設けられ所定
ビツト数の送信データを１ビツトずつそのアドレ
スに対応させて記憶する送信フアイルと、各フア
イルからのデータを１ビツトずつ並列に、かつシ
ステムの最高伝送速度を対応するチヤネルの伝送
速度で割つた数だけ連続して各ビツトを読出すと
ともにその編集または同期パターンの作成を行な
うデータ処理手段と、該処理手段を介して与えら
れる各チヤネル対応のデータを１ビツトずつ並列
に記憶しその順番に出力するフアーストイン・フ
アーストアウト形式のメモリ（FIFOメモリ）と
を備え、該FIFOメモリの内容を前記最高伝送速
度に応じた信号にて読出すことにより、各チヤネ
ル毎の送信データを直列に送出することを特徴と
する直列データ送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121653A JPS6014555A (ja) | 1983-07-06 | 1983-07-06 | 直列デ−タ受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121653A JPS6014555A (ja) | 1983-07-06 | 1983-07-06 | 直列デ−タ受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6014555A JPS6014555A (ja) | 1985-01-25 |
| JPH0561827B2 true JPH0561827B2 (ja) | 1993-09-07 |
Family
ID=14816571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58121653A Granted JPS6014555A (ja) | 1983-07-06 | 1983-07-06 | 直列デ−タ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014555A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6011865B2 (ja) * | 1977-01-28 | 1985-03-28 | 富士通株式会社 | 時分割多重処理方式 |
| JPS5789358A (en) * | 1980-11-22 | 1982-06-03 | Nippon Telegr & Teleph Corp <Ntt> | Line control system |
| JPS5819062A (ja) * | 1981-07-27 | 1983-02-03 | Nec Corp | 回線アダプタ |
-
1983
- 1983-07-06 JP JP58121653A patent/JPS6014555A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6014555A (ja) | 1985-01-25 |
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