JPS6155753A - マイコン暴走時の記憶デ−タ保護回路 - Google Patents
マイコン暴走時の記憶デ−タ保護回路Info
- Publication number
- JPS6155753A JPS6155753A JP59176679A JP17667984A JPS6155753A JP S6155753 A JPS6155753 A JP S6155753A JP 59176679 A JP59176679 A JP 59176679A JP 17667984 A JP17667984 A JP 17667984A JP S6155753 A JPS6155753 A JP S6155753A
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- JP
- Japan
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- data
- signal
- logic
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- Pending
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- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイクロコンピュータに係り、特にマイコン
のソフトウェア暴走による記憶データ保護回路に関する
ものである。
のソフトウェア暴走による記憶データ保護回路に関する
ものである。
従来、マイクロコンピュータのソフトウェア暴走に対す
る策としては、特開昭５８−１２９５６０号に示される
ようなウォッチドックドタイマを使用するのが一般的で
あった。しかし、ウォッチドックドタイマを月いてソフ
トウェアの暴走を検知するまでにはある一定の時間が必
要であり、ソフトウェアの暴走し始めから検知までの期
間に実行される動作は保障されていなかった。そのため
、ソフトウェアの暴走時、データの書換え可能な記憶素
子に誤ったデータを書き込む動作を実行する可能性があ
った。
る策としては、特開昭５８−１２９５６０号に示される
ようなウォッチドックドタイマを使用するのが一般的で
あった。しかし、ウォッチドックドタイマを月いてソフ
トウェアの暴走を検知するまでにはある一定の時間が必
要であり、ソフトウェアの暴走し始めから検知までの期
間に実行される動作は保障されていなかった。そのため
、ソフトウェアの暴走時、データの書換え可能な記憶素
子に誤ったデータを書き込む動作を実行する可能性があ
った。
本発明の目的は、マイクロコンピュータのソフトウェア
暴走時に、ｇｉき換え可能な記憶素子への誤りだ書き込
みを防止する手段を提供することにある。
暴走時に、ｇｉき換え可能な記憶素子への誤りだ書き込
みを防止する手段を提供することにある。
本発明は、Ｗき換え可能な記憶素子ヘテ゛−夕を書き込
む場合、あらかじめ定められた特定の動作を行ない、続
けてデータのＩＦき換えの命令を実行した場合に限りデ
ータの書き換えが行なわれるような保護回路を設けたも
のである。
む場合、あらかじめ定められた特定の動作を行ない、続
けてデータのＩＦき換えの命令を実行した場合に限りデ
ータの書き換えが行なわれるような保護回路を設けたも
のである。
以下、本発明の一実施例を第１図により説明する。
第１図は、記憶素子にデータを書き込む場合、特定の動
作として、あらかじめ定められた特定の番地を指示する
動作を必要とする記憶データ保護回路を設けた記憶回路
のデータ読み出し書き込み制御部を示す。
作として、あらかじめ定められた特定の番地を指示する
動作を必要とする記憶データ保護回路を設けた記憶回路
のデータ読み出し書き込み制御部を示す。
マイクロコンピュータの中央演算処理部ｌが接続された
パスライン２は、中央演算処理部１で生成された番地デ
ータ（９）、クロック信号などの同期信号部、記憶素子
正に対し論理１のときデータの読み出し、論理０のとｈ
ｆ′−夕書き込みを指示する読み出し書き込み指示信号
４をデータ読み出し書き込み制御ｓ３へ送る。このデー
タ読み出し書き込み制御部３は、アドレスデコード回路
ｕｌ保護回路１２および上記記憶素子１５から成る。
パスライン２は、中央演算処理部１で生成された番地デ
ータ（９）、クロック信号などの同期信号部、記憶素子
正に対し論理１のときデータの読み出し、論理０のとｈ
ｆ′−夕書き込みを指示する読み出し書き込み指示信号
４をデータ読み出し書き込み制御ｓ３へ送る。このデー
タ読み出し書き込み制御部３は、アドレスデコード回路
ｕｌ保護回路１２および上記記憶素子１５から成る。
アドレスデコード回路１１は、パスライン２より番地デ
ータ田を受は取り１番地データ美が記憶素子正に割り付
けられた番地の範囲内にあるとき論理１、範囲外のとき
論理０となる記憶素子１５の選択信号入力端子正に接続
される選択信号３と、番地データ田があらかじめ定めら
れた特定の番地１こ一致した場合にのみ論理１、番地デ
ータ加が特定の番地以外のとき論理０となり、タイマ回
路１３のトリガ信号入力端子１６に接続されるトリガ信
号ｎを出力する。
ータ田を受は取り１番地データ美が記憶素子正に割り付
けられた番地の範囲内にあるとき論理１、範囲外のとき
論理０となる記憶素子１５の選択信号入力端子正に接続
される選択信号３と、番地データ田があらかじめ定めら
れた特定の番地１こ一致した場合にのみ論理１、番地デ
ータ加が特定の番地以外のとき論理０となり、タイマ回
路１３のトリガ信号入力端子１６に接続されるトリガ信
号ｎを出力する。
保護回路セは、トリガ信号入力端子１６に入力されるト
リガ信号ｎの論理が０から１に変化したことを検出する
と、同期信号入力端子１７に入力される同期信号圀に同
期して論理を１からＯに変化させ一定の時間論理なＯに
保ち、一定時間経過後同期信号謳に同期して論理なＯか
ら１に変化させ、その後は論理を１に保ち、ＯＲ回路１
４に接続されるタイマ信号２を出力するタイマ回路１３
と、タイマ信号ｎと読み出し書き込み指示信号４のＯＲ
演算を行ない、論理１のときデータの読み出し、論理０
のときデータの書き込みを意味し、記憶素子、Ｃ 郷の読み出し書き込み信号入力端子１９に接続される読
み出し書き込み信号必を出力するＯＲ回路１４から成る
。
リガ信号ｎの論理が０から１に変化したことを検出する
と、同期信号入力端子１７に入力される同期信号圀に同
期して論理を１からＯに変化させ一定の時間論理なＯに
保ち、一定時間経過後同期信号謳に同期して論理なＯか
ら１に変化させ、その後は論理を１に保ち、ＯＲ回路１
４に接続されるタイマ信号２を出力するタイマ回路１３
と、タイマ信号ｎと読み出し書き込み指示信号４のＯＲ
演算を行ない、論理１のときデータの読み出し、論理０
のときデータの書き込みを意味し、記憶素子、Ｃ 郷の読み出し書き込み信号入力端子１９に接続される読
み出し書き込み信号必を出力するＯＲ回路１４から成る
。
記憶素子１５は、選択信号入力端子１８の論理が１、読
み出し１１１込み信号入力端子１９の論理が１のとき記
憶データを読み田し、選択信号入力端子１８の論理が１
、読み出し書き込み信号入力端−ｆ：１９の論理が０の
ときデータを書き込む。
み出し１１１込み信号入力端子１９の論理が１のとき記
憶データを読み田し、選択信号入力端子１８の論理が１
、読み出し書き込み信号入力端−ｆ：１９の論理が０の
ときデータを書き込む。
以下、データのＩ！＃き込みについて説明する。中央演
算処理部ｌのプログラムにおいて、あらかじめ定められ
た特定の番地を指定する命令の次番こ、記憶素子正にデ
ータを書き込む命令を実行するようにプログラムを行な
う。
算処理部ｌのプログラムにおいて、あらかじめ定められ
た特定の番地を指定する命令の次番こ、記憶素子正にデ
ータを書き込む命令を実行するようにプログラムを行な
う。
タイマ回路１３から出力されるタイマ信号コの論理が０
になる時間を、あらかじめ定められた特定の番地を指定
してから記憶素子正にデータを書き込み終わるまでの時
間より若干長くなるように設定する。
になる時間を、あらかじめ定められた特定の番地を指定
してから記憶素子正にデータを書き込み終わるまでの時
間より若干長くなるように設定する。
まず、中央演算処理部ｌであらかじめ定められた特定の
番地を指示する命令を実行し、あらかじめ定められた特
定の番地データをパスライン２を介してデータ読み出し
書き込み制御部３へ送り、トリガ信号ｎの論理を１から
０へ変化させる。このとき、タイマ信号囚はある一定の
時間論理０を保ち、この間に、読み出し書き込み信号入
力端一東には読み出し書き込み指示信号乙の論理ｒ−タ
が入力されることになる。
番地を指示する命令を実行し、あらかじめ定められた特
定の番地データをパスライン２を介してデータ読み出し
書き込み制御部３へ送り、トリガ信号ｎの論理を１から
０へ変化させる。このとき、タイマ信号囚はある一定の
時間論理０を保ち、この間に、読み出し書き込み信号入
力端一東には読み出し書き込み指示信号乙の論理ｒ−タ
が入力されることになる。
続いて、中央演算処理部１で記憶素子正にデータを書き
込む命令を実行し、選択信号２の論理を１にする。この
とき、タイマ信号りの論理は０、読み出し書き込み指示
信号乙の論理もＯであり、読み出し書き込み信号スの論
理が０となるためデータの書き込みが行なわれる。デー
タの書き込み終了後、タイマ信号スの論理はＯから１へ
変化する。
込む命令を実行し、選択信号２の論理を１にする。この
とき、タイマ信号りの論理は０、読み出し書き込み指示
信号乙の論理もＯであり、読み出し書き込み信号スの論
理が０となるためデータの書き込みが行なわれる。デー
タの書き込み終了後、タイマ信号スの論理はＯから１へ
変化する。
タイマ信号ｎの論理が１のときデータの書き込み命令を
実行した場合、読み出し書き込み信号翼は常に論理１と
なるためデータの書き込みが行なわれない。
実行した場合、読み出し書き込み信号翼は常に論理１と
なるためデータの書き込みが行なわれない。
したがりて、本実施例によればあらかじめ定められた特
定の番地を選択し、次に記憶素子正にデー′−タを書き
込む命令を実行しない限り、記憶素子１５のデータを書
き換えることができず、マイコンのソフトウェア暴走時
のデータ書き換えを防止できる効果がある。
定の番地を選択し、次に記憶素子正にデー′−タを書き
込む命令を実行しない限り、記憶素子１５のデータを書
き換えることができず、マイコンのソフトウェア暴走時
のデータ書き換えを防止できる効果がある。
上記実施例とは別の手段として、読み出し書き込み信号
の代わりに選択信号の論理を制御することによりソフト
ウェア暴走時のａｈ込みを防止する方法、または、番地
データとは独立した入出力機器指定用の番地を有する場
合、実施例で示すトリガ信号セを特定の入出力機器指定
用番地を指示することで発生させることにより、ソフト
ウェア暴走時の書き込みを防止する方法などが考えられ
る。
の代わりに選択信号の論理を制御することによりソフト
ウェア暴走時のａｈ込みを防止する方法、または、番地
データとは独立した入出力機器指定用の番地を有する場
合、実施例で示すトリガ信号セを特定の入出力機器指定
用番地を指示することで発生させることにより、ソフト
ウェア暴走時の書き込みを防止する方法などが考えられ
る。
本発明によれば、特定の動作を行なわない限り記憶デー
タのＩき換えが不可能なため記憶素子への誤りた書き込
みを防止でき、記憶データの保護および信頼性向上の効
果がある。
タのＩき換えが不可能なため記憶素子への誤りた書き込
みを防止でき、記憶データの保護および信頼性向上の効
果がある。
ｆＪ１図は、本発明による記憶回路の読み出し書き込み
制御部のブロック図を示す。
制御部のブロック図を示す。
Claims (1)
- １． データの書き換えが可能な記憶素子よりなるマイ
クロコンピュータにおいて、特定の動作を実行すること
によりトリガ信号を発生するトリガ発生回路と、前記ト
リガ信号により起動するタイマ回路と、前記タイマ回路
の出力信号と記憶素子へのデータ読出し書込み信号を論
理演算し、記憶素子へのデータ書込み信号を出力する論
理演算回路を設けたことを特徴とするマイコン暴走時の
記憶データ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176679A JPS6155753A (ja) | 1984-08-27 | 1984-08-27 | マイコン暴走時の記憶デ−タ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176679A JPS6155753A (ja) | 1984-08-27 | 1984-08-27 | マイコン暴走時の記憶デ−タ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6155753A true JPS6155753A (ja) | 1986-03-20 |
Family
ID=16017823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59176679A Pending JPS6155753A (ja) | 1984-08-27 | 1984-08-27 | マイコン暴走時の記憶デ−タ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155753A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134400A (en) * | 1980-02-21 | 1981-10-21 | Taimupuretsukusu Inc | Memory protecting device and data processor having same device |
| JPS6081662A (ja) * | 1983-10-12 | 1985-05-09 | Fujitsu Ltd | メモリ書込み回路 |
-
1984
- 1984-08-27 JP JP59176679A patent/JPS6155753A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134400A (en) * | 1980-02-21 | 1981-10-21 | Taimupuretsukusu Inc | Memory protecting device and data processor having same device |
| JPS6081662A (ja) * | 1983-10-12 | 1985-05-09 | Fujitsu Ltd | メモリ書込み回路 |
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