JPS6156437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6156437A JPS6156437A JP59177501A JP17750184A JPS6156437A JP S6156437 A JPS6156437 A JP S6156437A JP 59177501 A JP59177501 A JP 59177501A JP 17750184 A JP17750184 A JP 17750184A JP S6156437 A JPS6156437 A JP S6156437A
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- wiring
- film
- electrode
- silicon film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、配線のコンタクトをセルフ・アライメント方
式を適用して形成することを可能にした半導体装置の製
造方法に関する。
式を適用して形成することを可能にした半導体装置の製
造方法に関する。
第５図乃至第７図は従来技術を解説する為の工程要所に
於ける半導体装置の要部切断側面図であり、以下、これ
等の図を参照しつつ説明する。尚、ここではＭＯＳ （
ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）電界効果トランジスタを対象としている。
於ける半導体装置の要部切断側面図であり、以下、これ
等の図を参照しつつ説明する。尚、ここではＭＯＳ （
ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）電界効果トランジスタを対象としている。
第５図参照
（ａｌｌ ｐ型シ、リコン半導体基板ｌに選択酸化法
を適用することに依り、フィールド絶縁膜２を形成する
。
を適用することに依り、フィールド絶縁膜２を形成する
。
伽） 選択酸化を行った際のマスク、例えば窒化シリコ
ン（Ｓｉ３Ｎ４）膜や二酸化シリコン（Ｓｉ０２）膜を
除去してから、熱酸化法を適用することに依り、能動領
域表面にゲート絶縁膜３を形成する。
ン（Ｓｉ３Ｎ４）膜や二酸化シリコン（Ｓｉ０２）膜を
除去してから、熱酸化法を適用することに依り、能動領
域表面にゲート絶縁膜３を形成する。
（Ｃ） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ
。
。
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、多結晶シリコン膜を成長させ、これに通常
のフォト・リソグラフィ技術を適用してパターニングす
ることに依り、ゲート電極４を形成し、このゲート電極
４をマスクとしてゲート絶縁膜３のパターニングを行う
。
ことに依り、多結晶シリコン膜を成長させ、これに通常
のフォト・リソグラフィ技術を適用してパターニングす
ることに依り、ゲート電極４を形成し、このゲート電極
４をマスクとしてゲート絶縁膜３のパターニングを行う
。
（ｄ） イオン注入法を適用することに依゛す、露出
されているシリコン半導体基板１の能動領域表面に燐イ
オンのデポジシランを行う。
されているシリコン半導体基板１の能動領域表面に燐イ
オンのデポジシランを行う。
第６図参照
・（ａ） 前記打ち込まれた燐イオンを活性化する為
に酸化性雰囲気中で熱処理を行い、ｎ＋＋ソース領域５
及びｎ＋型トドレイン領域６形成する。
に酸化性雰囲気中で熱処理を行い、ｎ＋＋ソース領域５
及びｎ＋型トドレイン領域６形成する。
これと同時に、能動領域表面及びゲート電極４の表面を
覆う絶縁膜７が形成される。
覆う絶縁膜７が形成される。
゛第７図参照
（ｆ） フォト・リソグラフィ技術を適用することに
依り、絶縁膜７のパターニングを行い、ソース電極コン
タクト窓及びドレイン電極コンタクト窓を形成する。
依り、絶縁膜７のパターニングを行い、ソース電極コン
タクト窓及びドレイン電極コンタクト窓を形成する。
（ａ 蒸着法を適用することに依り、アルミニウム（Ａ
ｌ）膜を形成し、これをフォト・リソグラフィ技術にて
パターニングし、ソース電極８及びドレイン電極９を形
成する。
ｌ）膜を形成し、これをフォト・リソグラフィ技術にて
パターニングし、ソース電極８及びドレイン電極９を形
成する。
第８図は前記のようにして製造された半導体装置の要部
平面図であり、第５図乃至第７図に関して説明した部分
と同部分は同記号で指示しである。
平面図であり、第５図乃至第７図に関して説明した部分
と同部分は同記号で指示しである。
図に於いて、１０はソース電極コンタクト窓、１１はド
レイン電極コンタクト窓、Ａｔは領域と電極コンタクト
窓との位置合わせマージン、Ａ２は領域と電極・配線と
の位置合わせマージンをそれぞれ示している。
レイン電極コンタクト窓、Ａｔは領域と電極コンタクト
窓との位置合わせマージン、Ａ２は領域と電極・配線と
の位置合わせマージンをそれぞれ示している。
図から判るように、前記従来技術に依って製造された半
導体装置では、種々の位置合わせマージンを採る必要が
あり、それが高集積化を妨げている。
導体装置では、種々の位置合わせマージンを採る必要が
あり、それが高集積化を妨げている。
本発明は、配線のコンタクトをセルフ・アライメント方
式で形成できるようにし、位置合わせマージンを採らな
くても済むようにし、半導体装置の集積性を改善する。
式で形成できるようにし、位置合わせマージンを採らな
くても済むようにし、半導体装置の集積性を改善する。
本発明の半導体装置の製造方法では、ＭＯＳ電
１界効果トランジスタに於けるソース領域やドレイン領
域など半導体基板に於ける電極・配線の引き出しを必要
とする領域を形成する予定部分の表面を露出させ、次い
で、多結晶シリコン膜を形成し、次いで、その多結晶シ
リコン膜のうち電極・配線として残したい部分を覆うよ
うにフォト・レジストからなるマスク膜を形成し、次い
で、燐を１×１０” （ｅｌｌ−’）程度ニ）’−７”
Ｌ、次イテ、マスク膜等を除去してから熱処理を行って
前記多結晶シリコン膜を酸化することに依り電極・配線
となる部分を残して他を絶縁膜に変換すると共に不純物
がドープされた多結晶シリコン膜から前記半導体基板に
不純物の拡散を行い電極・配線の引き出しを必要とする
領域、例えばソース領域やドレイン領域を形成する。ま
た、その際、多結晶シリコン膜のうち、前記不純物が高
濃度にドープされた部分から、電極・配線となる部分に
対して不純物の拡散が行われるので、その電極・配線と
なる部分のシート抵抗は低下する。
１界効果トランジスタに於けるソース領域やドレイン領
域など半導体基板に於ける電極・配線の引き出しを必要
とする領域を形成する予定部分の表面を露出させ、次い
で、多結晶シリコン膜を形成し、次いで、その多結晶シ
リコン膜のうち電極・配線として残したい部分を覆うよ
うにフォト・レジストからなるマスク膜を形成し、次い
で、燐を１×１０” （ｅｌｌ−’）程度ニ）’−７”
Ｌ、次イテ、マスク膜等を除去してから熱処理を行って
前記多結晶シリコン膜を酸化することに依り電極・配線
となる部分を残して他を絶縁膜に変換すると共に不純物
がドープされた多結晶シリコン膜から前記半導体基板に
不純物の拡散を行い電極・配線の引き出しを必要とする
領域、例えばソース領域やドレイン領域を形成する。ま
た、その際、多結晶シリコン膜のうち、前記不純物が高
濃度にドープされた部分から、電極・配線となる部分に
対して不純物の拡散が行われるので、その電極・配線と
なる部分のシート抵抗は低下する。
多結晶シリコン膜は、不純物含宵量が多いほど酸化速度
が速くなる。従って、前記したように熱処理を行った場
合、不純物を含有した部分の多結晶シリコン膜は、その
表面から酸化されて絶縁膜に変換されてゆくが、高濃度
に不純物がドープされた部分は約２倍の速度で酸化が進
行するので、その部分の絶縁膜化が終了した段階で酸化
を停止させれば、不純物がドープされていない部分の一
部が酸化さ乳ずに残るから、それを電極・配線として用
いることが可能であり、しかも、その酸化の為の熱処理
に依り、前記不純物を含有した部分の多結晶シリコン膜
からｔ掻・配線となる部分に不純物が拡散されてシート
抵抗は低下し、そして、同じく不純物を含有した部分の
多結晶シリコン膜から半導体基板中に不純物が拡散され
て電極・配線を導出すべき領域を形成するので、該領域
には前記多結晶シリコン膜からなる電極・配線が自然発
生的にコンタクトしているものである。
が速くなる。従って、前記したように熱処理を行った場
合、不純物を含有した部分の多結晶シリコン膜は、その
表面から酸化されて絶縁膜に変換されてゆくが、高濃度
に不純物がドープされた部分は約２倍の速度で酸化が進
行するので、その部分の絶縁膜化が終了した段階で酸化
を停止させれば、不純物がドープされていない部分の一
部が酸化さ乳ずに残るから、それを電極・配線として用
いることが可能であり、しかも、その酸化の為の熱処理
に依り、前記不純物を含有した部分の多結晶シリコン膜
からｔ掻・配線となる部分に不純物が拡散されてシート
抵抗は低下し、そして、同じく不純物を含有した部分の
多結晶シリコン膜から半導体基板中に不純物が拡散され
て電極・配線を導出すべき領域を形成するので、該領域
には前記多結晶シリコン膜からなる電極・配線が自然発
生的にコンタクトしているものである。
即ち、電極・配線をコンタクトさせるべき領域に対し、
その電極・配線をセルフ・アライメント方式で形成する
ことができるものであり、位置合わせマージンは低減さ
れ、微細パターン化及び高集積化に有効である。
その電極・配線をセルフ・アライメント方式で形成する
ことができるものであり、位置合わせマージンは低減さ
れ、微細パターン化及び高集積化に有効である。
第１図乃至第３図は本発明一実施例を解説する為に必要
な工程要所に於ける半導体装置の要部切断側面図であり
、以下、これ等の図を参照しつつ説明する。
な工程要所に於ける半導体装置の要部切断側面図であり
、以下、これ等の図を参照しつつ説明する。
第１図参照
（ａ） 選択酸化法を適用することに依り、ｐ型シリ
コン半導体基板２１にフィールド絶縁膜２２を形成する
。
コン半導体基板２１にフィールド絶縁膜２２を形成する
。
（ｂｌ 選択酸化に用いた窒化シリコン膜などのマス
ク膜を除去してシリコン半導体基板２１に於ける能動領
域表面を露出させる。
ク膜を除去してシリコン半導体基板２１に於ける能動領
域表面を露出させる。
＋Ｃ１熱酸化法を適用することに依り、薄い絶縁膜を形
成し、これに通常のフォト・リソグラフィ技術を適用す
ることに依り、前記薄い絶縁膜の１ パター
ニングを行い、ゲート絶縁膜２３を形成する。
成し、これに通常のフォト・リソグラフィ技術を適用す
ることに依り、前記薄い絶縁膜の１ パター
ニングを行い、ゲート絶縁膜２３を形成する。
ｆｄｌｃＶＤ法を適用することに依り、多結晶シリコン
膜２４を厚さ約２０００ Ｃ人〕程度に成長させる。
膜２４を厚さ約２０００ Ｃ人〕程度に成長させる。
（ｅ） 多結晶シリコン膜２４に於いて、酸化速度を
大にしたい部分に開口を有するフォト・レジスト膜２５
を形成する。
大にしたい部分に開口を有するフォト・レジスト膜２５
を形成する。
即ち、フォト・レジスト膜２５は、多結晶シリコン膜２
４のうち、電極・配線として残したい部分の、みを覆う
ものであり、図では、ゲート電極となるべき部分、ソー
ス引き出し電極・配線部分、ドレイン引き出し電極・配
線部分の上に存在している。
４のうち、電極・配線として残したい部分の、みを覆う
ものであり、図では、ゲート電極となるべき部分、ソー
ス引き出し電極・配線部分、ドレイン引き出し電極・配
線部分の上に存在している。
ｉｆ） イオン注入法を適用することに依り、多結晶
シリコン膜２４の露出されている部分に燐イオンの打ち
込みを行う。
シリコン膜２４の露出されている部分に燐イオンの打ち
込みを行う。
この場合のドーズ量は、不純物濃度にしてＩＸ Ｉ Ｑ
” （ａｍ−’）程度になるように、また、加速エネル
ギとしては例えば１２０（ＫｅＶ）程度を選択する。尚
、この際、燐イオンがシリコン半導体基板２１の表面に
デポジションされても良い。
” （ａｍ−’）程度になるように、また、加速エネル
ギとしては例えば１２０（ＫｅＶ）程度を選択する。尚
、この際、燐イオンがシリコン半導体基板２１の表面に
デポジションされても良い。
第２図参照
（ｇｌ イオン注入のマスクとして用いたフォト・レ
ジスト膜２５を除去する。
ジスト膜２５を除去する。
図では、多結晶シリコン膜２４のうち、燐イオンが高濃
度にドープされた部分を２４３及び２４Ｄで指示しであ
る。
度にドープされた部分を２４３及び２４Ｄで指示しであ
る。
第３図参照
（ｈｌ 温度約１０００（’Ｃ）、時間約６０〔分〕
の熱処理を行う。
の熱処理を行う。
これに依り、多結晶シリコン膜２４からシリコン半導体
基板２１に対する燐拡散でｎ＋＋ソース領域２６及びｎ
＋型トドレイン領域２７形成されると共に多結晶シリコ
ン膜２４は酸化され絶縁膜２８が形成されるが、部分２
４Ｓ及び２４Ｄの酸化が終了した段階で他の部分は多結
晶シリコンのままで残り、ゲート電極２９、ソース電極
・配線３０、ドレイン電極・配線３１を構成する。尚、
ソース電極・配ｗｃ３０はソース領域２６に及びドレイ
ン電極・配線３１がドレイン領域２７にオーミック・コ
ンタクトしていることは勿論である。尚、ソース電極・
配線３０及びドレイン電極・配線３１には部分２４Ｓ及
び２４Ｄから燐が拡散され、そのシート抵抗は低くなっ
ている。
基板２１に対する燐拡散でｎ＋＋ソース領域２６及びｎ
＋型トドレイン領域２７形成されると共に多結晶シリコ
ン膜２４は酸化され絶縁膜２８が形成されるが、部分２
４Ｓ及び２４Ｄの酸化が終了した段階で他の部分は多結
晶シリコンのままで残り、ゲート電極２９、ソース電極
・配線３０、ドレイン電極・配線３１を構成する。尚、
ソース電極・配ｗｃ３０はソース領域２６に及びドレイ
ン電極・配線３１がドレイン領域２７にオーミック・コ
ンタクトしていることは勿論である。尚、ソース電極・
配線３０及びドレイン電極・配線３１には部分２４Ｓ及
び２４Ｄから燐が拡散され、そのシート抵抗は低くなっ
ている。
前記のようなことが可能であるのは、前記したように、
高濃度の不純物を含有している部分２４Ｓ及び２４Ｄが
他の部分に比較して酸化速度が約２１倍であることに依
る。
高濃度の不純物を含有している部分２４Ｓ及び２４Ｄが
他の部分に比較して酸化速度が約２１倍であることに依
る。
第４図は前記のようにして製造された半導体装置に於け
る位置合わせマージンを説明する為の要部平面図であり
、第１図乃至第３図に関して説明した部分と同部分は同
記号で指示しである。
る位置合わせマージンを説明する為の要部平面図であり
、第１図乃至第３図に関して説明した部分と同部分は同
記号で指示しである。
図から判るように、前記実施例に於ける場合、位置合わ
せマージンとしては、記号Ｂ１で指示しであるようにソ
ース領域２６とソース電極・配線３０との間、或いは、
ドレイン領域とドレイン電極・配線３１の間に設定する
ことが必要になるだけである。
せマージンとしては、記号Ｂ１で指示しであるようにソ
ース領域２６とソース電極・配線３０との間、或いは、
ドレイン領域とドレイン電極・配線３１の間に設定する
ことが必要になるだけである。
本発明に於ける半導体装置の製造方法では、半導体基板
に於ける電極・配線の引き出しを必要とする領域を形成
する予定部分の表面を露出させ、シリコン膜のうち電極
・配線として残すべき部分を覆うようにマスク膜を形成
し、露出されているシリコン膜に高濃度の不純物をドー
プし、マスク膜を除去してから熱処理を行ってシリコン
膜を酸化することに依り電極・配線となる部分を残して
他を絶縁膜に変換すると共にその不純物がドープされた
部分のシリコン膜から半導体基板に不純物を・拡散して
電極・配線の引き出しを必要とする領域を同時に形成し
、また、電極・配線となる部分にも前記不純物がドープ
された部分から不純物を拡散してシート抵抗を低下させ
るようにしている。
に於ける電極・配線の引き出しを必要とする領域を形成
する予定部分の表面を露出させ、シリコン膜のうち電極
・配線として残すべき部分を覆うようにマスク膜を形成
し、露出されているシリコン膜に高濃度の不純物をドー
プし、マスク膜を除去してから熱処理を行ってシリコン
膜を酸化することに依り電極・配線となる部分を残して
他を絶縁膜に変換すると共にその不純物がドープされた
部分のシリコン膜から半導体基板に不純物を・拡散して
電極・配線の引き出しを必要とする領域を同時に形成し
、また、電極・配線となる部分にも前記不純物がドープ
された部分から不純物を拡散してシート抵抗を低下させ
るようにしている。
このような本発明に依れば、高濃度の不純物がドープさ
れたシリコン膜の部分は、他の部分、即ち、電極・配線
となるべき部分に比較して２倍の速度で酸化されて絶縁
膜となるから、その部分が、 完全に絶縁膜
化された状態においても、電極・配線となるべき部分は
シリコン膜のままで残り、しかも、その電極・配線は、
高濃度の不純物がドープされたシリコン膜からの不純物
が半導体基板に拡散されることに依り形成された領域と
コンタクトした状態で残り、従って、セルフ・アライメ
ント方式で電極・配線のコンタクトが形成されることに
なるから、従来のような多くの位置合わせマージンは不
要となり、微細パターンの形成、半導体装置の高集積化
に有効である。
れたシリコン膜の部分は、他の部分、即ち、電極・配線
となるべき部分に比較して２倍の速度で酸化されて絶縁
膜となるから、その部分が、 完全に絶縁膜
化された状態においても、電極・配線となるべき部分は
シリコン膜のままで残り、しかも、その電極・配線は、
高濃度の不純物がドープされたシリコン膜からの不純物
が半導体基板に拡散されることに依り形成された領域と
コンタクトした状態で残り、従って、セルフ・アライメ
ント方式で電極・配線のコンタクトが形成されることに
なるから、従来のような多くの位置合わせマージンは不
要となり、微細パターンの形成、半導体装置の高集積化
に有効である。
第１図乃至第３図は本発明一実施例を説明する為に必要
な工程要所に於ける半導体装置の要部切断側面図、第４
図は本発明に於ける位置合わせマージンを説明する為の
半導体装置の要部平面図、第５図乃至第７図は従来技術
を説明する為に必要な工程要所に於ける半導体装置の要
部切断側面図、第８図は従来例に於ける位置合わせマー
ジンを説明する為の半導体装置の要部平面図をそれぞれ
表している。 図に於いて、２１はｐ型シリコン半導体基板、
！２２はフィールド絶縁膜、２３はゲート絶縁膜、２
４は多結晶シリコン膜、２４３及び２４Ｄは燐イオンを
高濃度にドープした部分、２５はフォト・レジスト膜、
２６はｎ＋型ソース領域、２７はｎ＋型ドレイン領域、
２８は絶縁膜、２９はゲート電橋、３０はソース電極・
配線、３１はドレイン電極・配線をそれぞれ示している
。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第３図 第４図 第５図 ＩＮＩＩＩＩＪＩＩＪＩ！Ｊ 第６図 第７図 第８図 ”
な工程要所に於ける半導体装置の要部切断側面図、第４
図は本発明に於ける位置合わせマージンを説明する為の
半導体装置の要部平面図、第５図乃至第７図は従来技術
を説明する為に必要な工程要所に於ける半導体装置の要
部切断側面図、第８図は従来例に於ける位置合わせマー
ジンを説明する為の半導体装置の要部平面図をそれぞれ
表している。 図に於いて、２１はｐ型シリコン半導体基板、
！２２はフィールド絶縁膜、２３はゲート絶縁膜、２
４は多結晶シリコン膜、２４３及び２４Ｄは燐イオンを
高濃度にドープした部分、２５はフォト・レジスト膜、
２６はｎ＋型ソース領域、２７はｎ＋型ドレイン領域、
２８は絶縁膜、２９はゲート電橋、３０はソース電極・
配線、３１はドレイン電極・配線をそれぞれ示している
。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第３図 第４図 第５図 ＩＮＩＩＩＩＪＩＩＪＩ！Ｊ 第６図 第７図 第８図 ”
Claims (1)
- 半導体基板に於ける電極・配線の引き出しを必要とする
予定領域の表面を露出させ、次いで、シリコン膜を形成
し、次いで、該シリコン膜からなる電極・配線となるべ
き部分を除いた部分に高濃度の不純物をドープし、次い
で、熱処理を行ってシリコン膜からなる電極・配線の部
分を残して他を絶縁膜に変換すると共にシリコン膜から
前記半導体基板に不純物の拡散を行って電極・配線の引
き出しを必要とする領域を形成する工程が含まれてなる
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177501A JPS6156437A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177501A JPS6156437A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6156437A true JPS6156437A (ja) | 1986-03-22 |
Family
ID=16032005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177501A Pending JPS6156437A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358881A (en) * | 1993-05-19 | 1994-10-25 | Hewlett-Packard Company | Silicon topography control method |
-
1984
- 1984-08-28 JP JP59177501A patent/JPS6156437A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358881A (en) * | 1993-05-19 | 1994-10-25 | Hewlett-Packard Company | Silicon topography control method |
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