JPS6156460A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6156460A JPS6156460A JP59178728A JP17872884A JPS6156460A JP S6156460 A JPS6156460 A JP S6156460A JP 59178728 A JP59178728 A JP 59178728A JP 17872884 A JP17872884 A JP 17872884A JP S6156460 A JPS6156460 A JP S6156460A
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- silicon film
- film
- manufacturing
- gate electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置、特にＭＩＳ型半導体装置の構造
及び製造方法に関する。
及び製造方法に関する。
（従来技術とその問題点）
絶縁体上に設けられた半導体膜に形成したＭＩＳ型半導
体装置、いわゆる８ ０ Ｉ （Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒｏｎ Ｉｎ５ｕｌａｔｏｒ）構造のＭＩＳ型半導
体装置は従来のＭＩＳ型半導体装置に比較して接合容量
及び配線容量が小さく素子間分離が完全かつ簡便である
ことから高速の大規模集積回路（ＬＳＩ）に適した半導
体装置であるといわれる。例えばアイイーイー・ブロー
シーディング、 １９８３ （ＩＲＥ Ｐｒｏ −ｃｅ
ｅｄｉｎｇ、 １９８３ ）の９４ページから１０４ペ
ージに掲載のエイチ、イー、オールドハム、ニス、エル
。
体装置、いわゆる８ ０ Ｉ （Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒｏｎ Ｉｎ５ｕｌａｔｏｒ）構造のＭＩＳ型半導
体装置は従来のＭＩＳ型半導体装置に比較して接合容量
及び配線容量が小さく素子間分離が完全かつ簡便である
ことから高速の大規模集積回路（ＬＳＩ）に適した半導
体装置であるといわれる。例えばアイイーイー・ブロー
シーディング、 １９８３ （ＩＲＥ Ｐｒｏ −ｃｅ
ｅｄｉｎｇ、 １９８３ ）の９４ページから１０４ペ
ージに掲載のエイチ、イー、オールドハム、ニス、エル
。
ハートリッジ（Ｈ、Ｅ、 ＯＡ！ｄｈａｍ、 Ｓ、Ｌ
、Ｐａｒｔｒｉ −ｄｇｅ）による文献”コンパリシン
オブ エムオーニス グロセシズ フォー ブイエル
ニスアイ″（−Ｃｏｍｐａｒｉｓｏｎ ｏｆ ＭＯＳ
ｐｒｏｃｅｓｓｅｓ ｆｏｒＶＬＳＩ’）においては
、第１図に示した従来のＭＩＳ型半導体装置（ａ）と８
０Ｉ構造のＭＩＳ型牛導体装置Φ）のような構造が示さ
れている。
、Ｐａｒｔｒｉ −ｄｇｅ）による文献”コンパリシン
オブ エムオーニス グロセシズ フォー ブイエル
ニスアイ″（−Ｃｏｍｐａｒｉｓｏｎ ｏｆ ＭＯＳ
ｐｒｏｃｅｓｓｅｓ ｆｏｒＶＬＳＩ’）においては
、第１図に示した従来のＭＩＳ型半導体装置（ａ）と８
０Ｉ構造のＭＩＳ型牛導体装置Φ）のような構造が示さ
れている。
ここで１は単結晶牛導体基板、２は絶縁膜、３はゲート
電極、４は配線金属、５は層間肥縁膜、６は半導体膜、
７の破線はソース及びドレインの拡散層端に対応する。
電極、４は配線金属、５は層間肥縁膜、６は半導体膜、
７の破線はソース及びドレインの拡散層端に対応する。
しかしながらこのようなＳＯＩ構造のＭＩＳ型半導体装
置の場合、半導体膜６の結晶性は少なくとも半導体基板
１より悪いため、従来荷造に比較しＳＯＩ構造のＭＩＳ
型半導体装置のソース及びドレインの抵抗が高い原因と
なり、さらに高速ＬＳＩの設計上の配属から半導体薄膜
６を薄膜化すると、前記ソース及びドレインの高抵抗化
がさらに進むと考えられる。これはＬ’ｌＩの高速化を
妨げるものであり従来のＳＯＩ構造の大きな欠点である
。
置の場合、半導体膜６の結晶性は少なくとも半導体基板
１より悪いため、従来荷造に比較しＳＯＩ構造のＭＩＳ
型半導体装置のソース及びドレインの抵抗が高い原因と
なり、さらに高速ＬＳＩの設計上の配属から半導体薄膜
６を薄膜化すると、前記ソース及びドレインの高抵抗化
がさらに進むと考えられる。これはＬ’ｌＩの高速化を
妨げるものであり従来のＳＯＩ構造の大きな欠点である
。
（発明の目的）
本発明は上記の欠点を除去したＳＯＩ構造のＭＩＳ型半
導体装置の構造及びその製造方法を提供Ｔることを目的
とする。
導体装置の構造及びその製造方法を提供Ｔることを目的
とする。
（発明の構成）
本発明によれば絶縁体上ζこ設けられた半導体膜に形成
したＭＩＳ型半導体装ｆｔｊこおいてゲート電極の両側
面に絶縁膜が形成され、ソース及びドレ 豐イン
層のチャネル領域に接する部分に狭く不純物拡散層が形
成され、前記不純物拡散層のチャネルと反対側に凄して
前記不割物拡散層より低抵抗でかつ異なる材質の配線領
域が形成・されていることを特徴とする半導体装置が得
られる。
したＭＩＳ型半導体装ｆｔｊこおいてゲート電極の両側
面に絶縁膜が形成され、ソース及びドレ 豐イン
層のチャネル領域に接する部分に狭く不純物拡散層が形
成され、前記不純物拡散層のチャネルと反対側に凄して
前記不割物拡散層より低抵抗でかつ異なる材質の配線領
域が形成・されていることを特徴とする半導体装置が得
られる。
さらに本発明によれば絶縁体上に設けられたシリコン膜
に形成したＭＩＳ型半導体装置の製造方法において、前
記シリコン膜上Ｉこゲート絶縁膜及びゲートｊｆＪｌｉ
を順次形成し、次いで前記シリコン膜において少なくと
もチャネル領域に接する部分に不純物拡散層を形成した
後、ゲート電極の両側面に絶縁膜を形成し、次いで前記
シリコン膜のうちゲートを極でおおわれた部分以外の領
域の少なく一部分を下地の絶縁体に達するまで金属シリ
サイド化Ｔることを特徴とする半導体装置の製造方法が
得られる。
に形成したＭＩＳ型半導体装置の製造方法において、前
記シリコン膜上Ｉこゲート絶縁膜及びゲートｊｆＪｌｉ
を順次形成し、次いで前記シリコン膜において少なくと
もチャネル領域に接する部分に不純物拡散層を形成した
後、ゲート電極の両側面に絶縁膜を形成し、次いで前記
シリコン膜のうちゲートを極でおおわれた部分以外の領
域の少なく一部分を下地の絶縁体に達するまで金属シリ
サイド化Ｔることを特徴とする半導体装置の製造方法が
得られる。
さらに本発明によれば絶縁体上に設けられたシリコン膜
に形成したＭＩＳ型牛導体装薗の製造方法において、前
記シリコン膜上にゲート絶縁膜及びゲート電価を順次形
成した後、ゲート電極の両側面に絶縁膜を形成し、次い
で前記シリコン膜のうちゲート電極でおおわれた部分以
外の領域の少なくとも一部を下地の絶縁体に達するまで
金属シリサイド化し、次いで前記シリコン膜においてチ
ャネル領域に接する部分ζこ不純物拡散層を形成するこ
とを特徴とする半導体装置の製造方法が得られる。
に形成したＭＩＳ型牛導体装薗の製造方法において、前
記シリコン膜上にゲート絶縁膜及びゲート電価を順次形
成した後、ゲート電極の両側面に絶縁膜を形成し、次い
で前記シリコン膜のうちゲート電極でおおわれた部分以
外の領域の少なくとも一部を下地の絶縁体に達するまで
金属シリサイド化し、次いで前記シリコン膜においてチ
ャネル領域に接する部分ζこ不純物拡散層を形成するこ
とを特徴とする半導体装置の製造方法が得られる。
（構成の詳細な説明→
本発明による８０Ｉ溝造のＭＩＳ型半導体装置の模式的
断面図を第２図に示Ｔ０ここで１．２．３．４゜５、６
．７は第１図と同様であり、８は半導体膜６より低抵抗
で半導体膜６と異なる材質により形成されたソース及び
ドレインの配線領域である。以下本発明による半導体装
置の％徴及び効果を第２図１こ従って詳細ｌこ説明Ｔる
。本発明の大きな特徴は、従来半導体装置のソース及び
ドレインがデバイスの電気的端子と配線という２つの役
割を兼ねそなえていたのに対し、半導体装置のソース及
びドレインをデバイスの電気的端子としてのみ使用し配
ａ＠域を新たに設けたことにある。従って第２図のよう
に配線領域８は下地の絶縁膜５まで達しているため配線
容量が充分小さいというＳＯＩ構造の利点をもち、また
半導体膜６より低抵抗の材質ｌこより形成されるため従
来のＳ ＯＩ 構造のＭＩ８型半導装置に比較してより
低抵抗化が可能であり、しかも半導体薄膜６の簿膜化に
よる高抵抗化も低減できる。
断面図を第２図に示Ｔ０ここで１．２．３．４゜５、６
．７は第１図と同様であり、８は半導体膜６より低抵抗
で半導体膜６と異なる材質により形成されたソース及び
ドレインの配線領域である。以下本発明による半導体装
置の％徴及び効果を第２図１こ従って詳細ｌこ説明Ｔる
。本発明の大きな特徴は、従来半導体装置のソース及び
ドレインがデバイスの電気的端子と配線という２つの役
割を兼ねそなえていたのに対し、半導体装置のソース及
びドレインをデバイスの電気的端子としてのみ使用し配
ａ＠域を新たに設けたことにある。従って第２図のよう
に配線領域８は下地の絶縁膜５まで達しているため配線
容量が充分小さいというＳＯＩ構造の利点をもち、また
半導体膜６より低抵抗の材質ｌこより形成されるため従
来のＳ ＯＩ 構造のＭＩ８型半導装置に比較してより
低抵抗化が可能であり、しかも半導体薄膜６の簿膜化に
よる高抵抗化も低減できる。
このようｌこ本発明によれば、従来のＳＯＩ構造のＭＩ
Ｓ型半導体装置の欠点を除去し、さらに高速のＬＳＩζ
こ最適の８０Ｉ構造のＭＩＳ型半導体装置が得られる。
Ｓ型半導体装置の欠点を除去し、さらに高速のＬＳＩζ
こ最適の８０Ｉ構造のＭＩＳ型半導体装置が得られる。
また、本発明による構造はｎチャネル、ｎチャネルの区
別に関係なくソース及びドレインの配線領域を同一の材
質にすることが可能であるため、ＬＳＩ設計の自由度が
増大しざらに高集債化が可能な点で画期的な構造である
。
別に関係なくソース及びドレインの配線領域を同一の材
質にすることが可能であるため、ＬＳＩ設計の自由度が
増大しざらに高集債化が可能な点で画期的な構造である
。
次ζこその製造方法（こついて述べる。本発明の構造を
実現しようとするならば、従来の構造を実現するために
開発された製造方法は適当ではない。
実現しようとするならば、従来の構造を実現するために
開発された製造方法は適当ではない。
例えば、本構造を実現するためには、第１に半導体膜６
上にゲー＋−’Ｈ極３とソース及びドレインの」 拡散層を形成し、第２にマスクを用い必要な所に金演を
用い配線領域８：１Ｉｒ−形成する工程が考えられる。
上にゲー＋−’Ｈ極３とソース及びドレインの」 拡散層を形成し、第２にマスクを用い必要な所に金演を
用い配線領域８：１Ｉｒ−形成する工程が考えられる。
しかし本発明の構造１ｃおいてソース及びドレインの拡
散層はできるだけ狭く形成Ｔることが必要である。
散層はできるだけ狭く形成Ｔることが必要である。
ところが、前記のような製造方法では、ゲート電極の目
合わせ誤差及びエツチング誤差の影響が大きく、再現性
よく本発明の構造を形成することは不可能である。また
第２の工程において配線領域８として用いる金属と半導
体膜６との接触抵抗は一般に高く、しかも接触面は半導
体膜６の断面でありまた接触面積も小さいことからコン
タクト不良を起こ丁原因となる。
合わせ誤差及びエツチング誤差の影響が大きく、再現性
よく本発明の構造を形成することは不可能である。また
第２の工程において配線領域８として用いる金属と半導
体膜６との接触抵抗は一般に高く、しかも接触面は半導
体膜６の断面でありまた接触面積も小さいことからコン
タクト不良を起こ丁原因となる。
本発明によればこのような欠点を除去した不発明による
半導体装置の製造方法も得られる。
半導体装置の製造方法も得られる。
（実施例）
以下、８０ Ｉ 構造の一例であるＳ ＯＳ （５ｉｌ
ｉｃｏｎｏｎ ５ａｐｐｈｉｒｅ） ｊ（７ｉ造のＭＯ
８Ｉ−ランジスタの製造方法を例にとり説明する。第３
図Ｃａ）〜（ｄ）は本発明による人造方法の主要工程を
示した模式的断面図である。ここで破線７は第１図、第
２図と同様にソース及びドレインの拡散層端、９はサフ
ァイヤ基板、１０はシリコン膜、１１はゲートポリシリ
コン膜、１２はシリコン酸化膜のサイドウオール、１３
はチタン膜、１４はチタンシリサイド膜に対応する。
ｉｃｏｎｏｎ ５ａｐｐｈｉｒｅ） ｊ（７ｉ造のＭＯ
８Ｉ−ランジスタの製造方法を例にとり説明する。第３
図Ｃａ）〜（ｄ）は本発明による人造方法の主要工程を
示した模式的断面図である。ここで破線７は第１図、第
２図と同様にソース及びドレインの拡散層端、９はサフ
ァイヤ基板、１０はシリコン膜、１１はゲートポリシリ
コン膜、１２はシリコン酸化膜のサイドウオール、１３
はチタン膜、１４はチタンシリサイド膜に対応する。
まず（ａ）に示ＴようＩこ、従来法ｌこ従りてシリコン
膜１０のアイランド上にチャネル及びゲートを形成した
後、ソース及びドレインの拡散層７をイオン注入等の方
法で形成する。尚シリコン膜、ゲートポた。またソース
及びドレインの拡散層７は下地サファイヤ基板までとど
かせる必要がある。次に、（′ｂ）に示すようζこゲー
トポリシリコンの両側面にシリコン酸化腰のサイドウオ
ールを形成する。このサイドウオールは（ａ）図の状能
の試料上にＯＶＤ法によりシリコン酸化膜を厚さ４００
０Ａ 形成し次いで反応性イオンエツチングにより全面
をエツチングすることｌこより得られる。
膜１０のアイランド上にチャネル及びゲートを形成した
後、ソース及びドレインの拡散層７をイオン注入等の方
法で形成する。尚シリコン膜、ゲートポた。またソース
及びドレインの拡散層７は下地サファイヤ基板までとど
かせる必要がある。次に、（′ｂ）に示すようζこゲー
トポリシリコンの両側面にシリコン酸化腰のサイドウオ
ールを形成する。このサイドウオールは（ａ）図の状能
の試料上にＯＶＤ法によりシリコン酸化膜を厚さ４００
０Ａ 形成し次いで反応性イオンエツチングにより全面
をエツチングすることｌこより得られる。
次に（Ｃ）に示すように試料全面にチタン膜を形成し水
素雰囲気中で６００℃、２０分のアニールする。
素雰囲気中で６００℃、２０分のアニールする。
尚チタン膜はスパッタリング法をこより厚さ４００ Ａ
形成した。ここで上記処理を行なうこ七ζこよってシリ
コン膜及びゲートポリシリコンの露出した部分のみがチ
タンシリサイド化する。しかしサイドウオールにより保
護されたゲートポリシリコンの両側面はチタンシリサイ
ド化されない。次ｔこ（ｄ）に示Ｔように上記試料を酸
洗浄した後チッソ雰囲気中８００℃３０分アニールする
。尚酸洗浄の条件はＨＯｊ！：Ｈ，Ｏ，：’Ｈ，Ｏ＝１
．： １ ： ４混合溶液ｌこよる煮沸洗、争１０分、
及び純水洗浄１０分である。ここで酸洗浄を行なうこと
によりチタン膜ははくりされる。以上が本発明による製
造方法の一例である。
形成した。ここで上記処理を行なうこ七ζこよってシリ
コン膜及びゲートポリシリコンの露出した部分のみがチ
タンシリサイド化する。しかしサイドウオールにより保
護されたゲートポリシリコンの両側面はチタンシリサイ
ド化されない。次ｔこ（ｄ）に示Ｔように上記試料を酸
洗浄した後チッソ雰囲気中８００℃３０分アニールする
。尚酸洗浄の条件はＨＯｊ！：Ｈ，Ｏ，：’Ｈ，Ｏ＝１
．： １ ： ４混合溶液ｌこよる煮沸洗、争１０分、
及び純水洗浄１０分である。ここで酸洗浄を行なうこと
によりチタン膜ははくりされる。以上が本発明による製
造方法の一例である。
また本発明ではソース及びドレインの形成を金属シリサ
イド化の前におこなったが、金属シリサイド化をおこな
った後ｔこソース及びドレインを形成することｌこよっ
でも、前記半導体装置の構造の製造方法が得られる。
イド化の前におこなったが、金属シリサイド化をおこな
った後ｔこソース及びドレインを形成することｌこよっ
でも、前記半導体装置の構造の製造方法が得られる。
以下、前記実施例と同じ（ＳＯ８構造のＭＯＳトランジ
スタの製造方法を例にとり説明下る。第４図は（ａ）〜
（ｅ）は、本発明による製造方法の主要工程を示した模
式的断面図である。ここで７．９．１０゜１１ 、１２
、１３ 、１４は第３図と同じである。まず（ａン、
中）。
スタの製造方法を例にとり説明下る。第４図は（ａ）〜
（ｅ）は、本発明による製造方法の主要工程を示した模
式的断面図である。ここで７．９．１０゜１１ 、１２
、１３ 、１４は第３図と同じである。まず（ａン、
中）。
（（：） 、 （ｄ）はソース及びドレインを形成しな
いことを除くと第３図の（ａ）、Φ） 、 （Ｃ） 、
（ｄ）と同じである。次ｌこ（ｅ）に示すように、ソ
ース・ドレインの拡散層７を形成する。このソース・ド
レインの形成はイオン注入、熱拡散のどちらでも可能で
あるがソース・ドレインの拡散Ｎ７を下地サファイヤ基
板９までとどかせる必要がある。また熱拡散の場合、一
般に金属シリサイド中の不純物の拡散は半導体中に比べ
速いので、ソースドレインの拡散Ｗｉ７を下地サファイ
ヤ基板９までとどかせて、ざらにチタンシリサイド膜１
４とシリコン膜１０の界面に薄く形成することができ有
効である。
いことを除くと第３図の（ａ）、Φ） 、 （Ｃ） 、
（ｄ）と同じである。次ｌこ（ｅ）に示すように、ソ
ース・ドレインの拡散層７を形成する。このソース・ド
レインの形成はイオン注入、熱拡散のどちらでも可能で
あるがソース・ドレインの拡散Ｎ７を下地サファイヤ基
板９までとどかせる必要がある。また熱拡散の場合、一
般に金属シリサイド中の不純物の拡散は半導体中に比べ
速いので、ソースドレインの拡散Ｗｉ７を下地サファイ
ヤ基板９までとどかせて、ざらにチタンシリサイド膜１
４とシリコン膜１０の界面に薄く形成することができ有
効である。
以上、本発明の製造方法は、サイドウオールの形成によ
りソース及びドレインの拡散層と金属シリサイド領域を
再現性よく形成することができ、また、ソース及びドレ
インの拡散層と金属シリサイド領域のコンタクト不良の
問題もなくしかも金属シリサイド化によってソース及び
ドレインの低中 抵抗化が可能となること
から本発明による前記半導体装置の構造を実現する上で
笑用的な製造方法である。尚、本実施例に８いて、金属
シリサイド化法として、熱処理による方法を示したが本
発明は他の金属シリサイド化法でも実施できる。またシ
リコン膜１０の厚さは金属シリサイド化に用いる金属及
びその厚さを変えることにより選択できる。
りソース及びドレインの拡散層と金属シリサイド領域を
再現性よく形成することができ、また、ソース及びドレ
インの拡散層と金属シリサイド領域のコンタクト不良の
問題もなくしかも金属シリサイド化によってソース及び
ドレインの低中 抵抗化が可能となること
から本発明による前記半導体装置の構造を実現する上で
笑用的な製造方法である。尚、本実施例に８いて、金属
シリサイド化法として、熱処理による方法を示したが本
発明は他の金属シリサイド化法でも実施できる。またシ
リコン膜１０の厚さは金属シリサイド化に用いる金属及
びその厚さを変えることにより選択できる。
さらに本発明による製造方法はＮチャネル、Ｐチャネル
を問わすどのよう７ｊＭＯＳトランジスタ（こも適用で
きる。
を問わすどのよう７ｊＭＯＳトランジスタ（こも適用で
きる。
以上、 ＳＯ８構造のＭＯ８トランジスタの製造方法を
例にとり説明してきたが一般的なＳＯＩ構造のＭＩＳト
ランジスタでも実施できることは明らかである。
例にとり説明してきたが一般的なＳＯＩ構造のＭＩＳト
ランジスタでも実施できることは明らかである。
（発明の効果）
本発明の半導体装置によれば、ＳＯＩ構造のＭＩＳ型半
導体装置のソース・ドレイン層を不純物拡散層と低抵抗
の配線領域に分割することにより、従来のＳＯＩ構造の
ＭＩＳ型半導体装置に比較してより低抵抗が可能であり
、さらＩこ半導体薄膜の薄膜化による高低抵抗化を幽減
できる。 ｆまた本発明の半導体装置の製
造方法によれは、絶縁膜上に設けられたシリコン膜に形
成したＭＩＳ型半導体装置の製造において、前記ＭＩＳ
型半導体ｇｆｃｔのソース・ドレイン海の配線領域をゲ
ート酸化膜の両側面に形成した絶縁膜と金属シリサイド
化によって再現性よく形成することが可能であり１、か
つソース・ドレイン層の不純物拡散層とのコンタクト不
良の問題もない。
導体装置のソース・ドレイン層を不純物拡散層と低抵抗
の配線領域に分割することにより、従来のＳＯＩ構造の
ＭＩＳ型半導体装置に比較してより低抵抗が可能であり
、さらＩこ半導体薄膜の薄膜化による高低抵抗化を幽減
できる。 ｆまた本発明の半導体装置の製
造方法によれは、絶縁膜上に設けられたシリコン膜に形
成したＭＩＳ型半導体装置の製造において、前記ＭＩＳ
型半導体ｇｆｃｔのソース・ドレイン海の配線領域をゲ
ート酸化膜の両側面に形成した絶縁膜と金属シリサイド
化によって再現性よく形成することが可能であり１、か
つソース・ドレイン層の不純物拡散層とのコンタクト不
良の問題もない。
第１図の（ａ）は従来のＭＩＳ型半導体装置の模式的断
面図、（ｂ）は従来のＳＯＩ講造のＭＩＳ型半導体装置
の模式的断面図である。第２図は本発明による８０Ｉ構
造のＭＩ、９型半導体装置の模式的断面図である。第３
図（ａ）〜（ｄ）と第４図（ａ）〜（ｅ）は本発明によ
る製造方法を説明するために示したＳＯ８構造のＭＯ８
Ｉ−ランジスタ製造の実施例の模式的断面図である。 図中の１は半導体基板、２は絶縁膜、３はゲート電極、
４は配線金属、５は層間絶縁膜、６は半導体膜、７の破
線はソース及びドレインの拡散層端、８はソース及びド
レインの配線領域、９はサファイヤ基板、１０はシリコ
ン膜、１１はゲートポリシリコン膜、１２はシリコン酸
化膜のサイドウオール、１３はチタン膜、１４はチタン
シリサイド膜に対応する。 手続補正書（白必） ６０．１１．−５ 昭和 年 月 日 １、事件の表示 昭和５９年 特許願第１７８７２
８号２、発明の名称 半導体装置及びその製造方法３
、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ６゜補正の内容 （１１明細書の特許請求の範囲の相を別紙のように補正
する。 （２）明細−１ｌＦ第４頁第２行目Ｋ「結晶性は少なく
とも半導体基板１よシ」とあるのを「結晶性は半導体基
板１より」会合ｉの吻４暢槽ヰと補正する。 （３）明細書第４頁第５行目に「配属」とあるのを「配
慮」と補正する。 （４） 明細書第５頁第１０行目から第１１行目に「
少なく一部分を」とあるのを「少なくとも−□部分を」
と補正する。 （５） 明細書第１０頁第１１行目に「シリサイド化
」 ヤとあるのを「シリサイド化」と補正する。 （６）本願添付図面の第２図、第３図及び第４図を別紙
区間のように補正する。 ６で駄弁τ±！づ爾 特許請求の範囲 （１）絶縁体上に設けられた半導体膜に形成したＭＩＳ
型半導体装置においてゲート電極の両側面に絶縁膜が形
成され、ソース及びドレイン層のチャネル領域に接する
部分に狭く不純物拡散層が形成され、前記不純物拡散層
のチャネルと反対側に接して前記不純物拡散層よ）低抵
抗でかつ異なる材質の配線領域が形成されていることを
特徴とする半導体装置。 （２）絶縁体上に設けられたシリコン膜に形成したＭＩ
ａ型半導体装置の製造方法において、前記シリコン膜上
にゲート絶縁膜及びゲート電極を順次形成し、次いで前
記シリコン膜において少なくともチャネル領域に接する
部分に不純物拡散層を形成した後、ゲート電極の両側面
に絶縁膜を形成し、次いで前記シリコン膜のうちゲー）
！極でおおわれた部分以外の領域の少なくとも一部分を
下地の絶縁体に達するまで金属シリサイド化することを
特徴とする半導体装置の製造方法。 （３） 絶縁体上に設けられたシリコン膜に形成した
ＭＩＳ型半導体装置の製造方法において、前記シリコン
膜上にゲート絶縁膜及びゲート膜種を順次形成した後、
ゲート電極の両側面に絶縁膜を形成し、次いで前記シリ
コン膜のうちゲート電極でおおわれた部分以外の領域の
少なくとも一部を下地の絶縁体に達するまで金属シリサ
イド化し、次いで前記シリコン膜においてチャネル領域
に接する部分に不純物拡散層を形成することを特徴とす
るオ ２ 図 オ ３ 図 １盲
面図、（ｂ）は従来のＳＯＩ講造のＭＩＳ型半導体装置
の模式的断面図である。第２図は本発明による８０Ｉ構
造のＭＩ、９型半導体装置の模式的断面図である。第３
図（ａ）〜（ｄ）と第４図（ａ）〜（ｅ）は本発明によ
る製造方法を説明するために示したＳＯ８構造のＭＯ８
Ｉ−ランジスタ製造の実施例の模式的断面図である。 図中の１は半導体基板、２は絶縁膜、３はゲート電極、
４は配線金属、５は層間絶縁膜、６は半導体膜、７の破
線はソース及びドレインの拡散層端、８はソース及びド
レインの配線領域、９はサファイヤ基板、１０はシリコ
ン膜、１１はゲートポリシリコン膜、１２はシリコン酸
化膜のサイドウオール、１３はチタン膜、１４はチタン
シリサイド膜に対応する。 手続補正書（白必） ６０．１１．−５ 昭和 年 月 日 １、事件の表示 昭和５９年 特許願第１７８７２
８号２、発明の名称 半導体装置及びその製造方法３
、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ６゜補正の内容 （１１明細書の特許請求の範囲の相を別紙のように補正
する。 （２）明細−１ｌＦ第４頁第２行目Ｋ「結晶性は少なく
とも半導体基板１よシ」とあるのを「結晶性は半導体基
板１より」会合ｉの吻４暢槽ヰと補正する。 （３）明細書第４頁第５行目に「配属」とあるのを「配
慮」と補正する。 （４） 明細書第５頁第１０行目から第１１行目に「
少なく一部分を」とあるのを「少なくとも−□部分を」
と補正する。 （５） 明細書第１０頁第１１行目に「シリサイド化
」 ヤとあるのを「シリサイド化」と補正する。 （６）本願添付図面の第２図、第３図及び第４図を別紙
区間のように補正する。 ６で駄弁τ±！づ爾 特許請求の範囲 （１）絶縁体上に設けられた半導体膜に形成したＭＩＳ
型半導体装置においてゲート電極の両側面に絶縁膜が形
成され、ソース及びドレイン層のチャネル領域に接する
部分に狭く不純物拡散層が形成され、前記不純物拡散層
のチャネルと反対側に接して前記不純物拡散層よ）低抵
抗でかつ異なる材質の配線領域が形成されていることを
特徴とする半導体装置。 （２）絶縁体上に設けられたシリコン膜に形成したＭＩ
ａ型半導体装置の製造方法において、前記シリコン膜上
にゲート絶縁膜及びゲート電極を順次形成し、次いで前
記シリコン膜において少なくともチャネル領域に接する
部分に不純物拡散層を形成した後、ゲート電極の両側面
に絶縁膜を形成し、次いで前記シリコン膜のうちゲー）
！極でおおわれた部分以外の領域の少なくとも一部分を
下地の絶縁体に達するまで金属シリサイド化することを
特徴とする半導体装置の製造方法。 （３） 絶縁体上に設けられたシリコン膜に形成した
ＭＩＳ型半導体装置の製造方法において、前記シリコン
膜上にゲート絶縁膜及びゲート膜種を順次形成した後、
ゲート電極の両側面に絶縁膜を形成し、次いで前記シリ
コン膜のうちゲート電極でおおわれた部分以外の領域の
少なくとも一部を下地の絶縁体に達するまで金属シリサ
イド化し、次いで前記シリコン膜においてチャネル領域
に接する部分に不純物拡散層を形成することを特徴とす
るオ ２ 図 オ ３ 図 １盲
Claims (3)
- （１）絶縁体上に設けられた半導体膜に形成したＭＩＳ
型半導体装置においてゲート電極の両側面に絶縁膜が形
成され、ソース及びドレイン層のチャネル領域に接する
部分に狭く不純物拡散層が形成され、前記不純物拡散層
のチャネルと反対側に接して前記不純物拡散層より低抵
抗でかつ異なる材質の配線領域が形成されていることを
特徴とする半導体装置。 - （２）絶縁体上に設けられたシリコン膜に形成したＭＩ
Ｓ型半導体装置の製造方法において、前記シリコン膜上
にゲート絶縁膜及びゲート電極を順次形成し、次いで前
記シリコン膜において少なくともチャネル領域に接する
部分に不純物拡散層を形成した後、ゲート電極の両側面
に絶縁膜を形成し、次いで前記シリコン膜のうちゲート
電極でおおわれた部分以外の領域の少なく一部分を下地
の絶縁体に達するまで金属シリサイド化することを特徴
とする半導体装置の製造方法。 - （３）絶縁体上に設けられたシリコン膜に形成したＭＩ
Ｓ型半導体装置の製造方法において、前記シリコン膜上
にゲート絶縁膜及びゲート電極を順次形成した後、ゲー
ト電極の両側面に絶縁膜を形成し、次いで前記シリコン
膜のうちゲート電極でおおわれた部分以外の領域の少な
くとも一部を下地の絶縁体に達するまで金属シリサイド
化し、次いで前記シリコン膜においてチャネル領域に接
する部分に不純物拡散層を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178728A JPS6156460A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178728A JPS6156460A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6156460A true JPS6156460A (ja) | 1986-03-22 |
Family
ID=16053534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178728A Pending JPS6156460A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156460A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461034A (en) * | 1987-09-01 | 1989-03-08 | Citizen Watch Co Ltd | Semiconductor integrated circuit device |
| US5475244A (en) * | 1990-10-31 | 1995-12-12 | Canon Kabushiki Kaisha | MIS transistor having second conductivity type source and drain regions sandwiching a channel region of a first conductivity type of a first semiconductor material formed on an insulating substrate, and a gate electrode formed on a main surface |
| JPH0923014A (ja) * | 1996-07-18 | 1997-01-21 | Citizen Watch Co Ltd | 半導体集積回路装置およびその製造方法 |
| US6790749B2 (en) | 1992-10-09 | 2004-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799775A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Manufacture of semiconductor device |
| JPS58154270A (ja) * | 1982-03-09 | 1983-09-13 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-08-28 JP JP59178728A patent/JPS6156460A/ja active Pending
Patent Citations (2)
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| US6790749B2 (en) | 1992-10-09 | 2004-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7109108B2 (en) | 1992-10-09 | 2006-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device having metal silicide |
| US7602020B2 (en) | 1992-10-09 | 2009-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US7723788B2 (en) | 1992-10-09 | 2010-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US8017506B2 (en) | 1992-10-09 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JPH0923014A (ja) * | 1996-07-18 | 1997-01-21 | Citizen Watch Co Ltd | 半導体集積回路装置およびその製造方法 |
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