JPS6158083A - 高速メモリ−・システム、デ−タ処理方法及びメモリ−・セグメント - Google Patents

高速メモリ−・システム、デ−タ処理方法及びメモリ−・セグメント

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JPS6158083A
JPS6158083A JP60111292A JP11129285A JPS6158083A JP S6158083 A JPS6158083 A JP S6158083A JP 60111292 A JP60111292 A JP 60111292A JP 11129285 A JP11129285 A JP 11129285A JP S6158083 A JPS6158083 A JP S6158083A
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data
segment
pixel
memory segment
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JP60111292A
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ステフアン　ジー　デミトレスク
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Leland Stanford Junior University
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Publication date
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    • G09G5/42—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of patterns using a display memory without fixed position correspondence between the display memory contents and the display position on the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 もので，！！に詳細には本発明はラスター表示等を制御
するのに有用な高速メモリー・システムに関するもので
ある。
簡単に述べると．ラスター表示装置は規則正しい矩形の
配列に配列された多数の小さいドツト（又は画素，ピク
セル）の色と輝度の双方若しくは一方を選択的に変える
ことによって画像を作り出す出力装置である。；うした
表示装置には陰極線管型表示装置といった周期的にリフ
レッンユされる装置又は電子写真式ラスター・レーザー
・プリンターといったハード・コピー・プリンター装Ｈ
テを含むことが出来る。
コンピューター・グラフィックスはランダムに走査され
るベクトルＣＲＴ及びペン・ブロック−といったカリグ
うフ表示装置から変化するテレビ表示装置及びラスター
・ページ・プリンターといは（１）ラスター表示装置が
他の表示方法より著しくコストが廉いこと、　（２）大
部分のラスター表示装置がフレーム・バッファーに依存
しており半導体メモリーのコストが最近では急激に廉く
なっていること、　（３）ラスター表示装置が゛ン゛リ
ッド・カラー（及びシェーディング）でエリアを充填出
来る一方、カリグラフ表示装置は外郭線のみを効果的に
描けること、（４）ラスター表示装置はカリグラフ表示
装置より自然で且つ効率的に多くのフォント・スタイル
で文字を表示出来ることといった多くの理由による。
典型的な画像表示システムには画像を最も自然に表わす
座標であるこの３次元における座標に２次元又は３次元
の画像を高レベルに表わしたものが与えられる。この白
ｆ象は表示スクリーン座標に表わされる画像原始関数に
よって公知の画像処理方法により２次元表示状態に・変
換され且つ削減される。これらの変換機能は米国特許第
Ａ−３６２５７に開示された如く、超大型集積回路Ｖ　
１．　Ｓ　Ｉ設計に導入されている。ラスタフイザーは
これらの変換された原始関数を部分的に完成されたシス
ター処理済みの画像に加え（即ちこれは画像ラスター又
は列内のピクセルの一部の輝度を改変する）又画像ラス
ターを表示又は印刷する。
単連なことに、カリグラフ表示からラスター表示への移
行は新しい問題をもたらした。ラスター・システムにお
いては、原始関数の位置を／３ｉＪ算するだけでな°〈
、原始関数の内部の全てのピクセルを所望の値で満たず
ことが必要である。現在、多角形を充填出来る速度は典
型的には多角形の位置を演算出来る速度より相当遅（な
つ゛でいる。
その結果、リアル・タイムのお像に対しラスター表示方
法を使用することは制限があり高価である。例えば、１
００ＯＸ１００Ｏのピクセルから成るｌ！！ｇ像を１秒
間に３０回描き直す場合には典型的には１秒あたり３０
００万以上のピクセルにアクセスしなければならない。
これはラスター化の問題である。
本発明によれば、複数個のメモリー・セグメントを含む
高速メモリー９処理システムが提供される。各メモリー
・セグメントにはランダム・アワセス・メモリー列と、
メモリー列内のデータの格納、アクセス及び操作を制御
する処理装置が含まれる。複数個のメモリー・セグメン
トは環数（ｌ＾１のラスター走査線に対しピクセル・デ
ータを共同で出納し２分割された走査線処理装置に応答
して動作する。走査線処理装置は変換されて削減された
データを画像変換削減処理装置から受取り、与えられる
各画像対象物を、フオームの命令即ち走査線（Ｙ）、開
始点（Ｘｓ）、最終点（ｘｏ）、　　ピクセル充填パタ
ーン、ＡＩ−ＩＪ切動作して複数個のメモリー・セグメ
ントに呈示される水平ピクセル・セグメントのシーケン
スに変換する。各メモリー・セグメント処理装置はこれ
らの水平セグメント命令に応答してメ゛Ｃリー・仏グメ
ントを更新することによりこれらの水平セグメント命令
に応答する。
〆つで１本発明の目的は高速メモリー・システムにある
。
本発明の他の目的は各々所定の処理装置によって制御さ
れる複数個のメモリーバ℃グメントを含むメモリー・シ
ステムにある。
本発明の更に他の目的はノしＳｔ技術を使って容易に′
Ａ施される高度の並行メモリー・システムにある。
本発明及び本発明の諸口的と特徴については添附図面に
関連して行なわれる以下の詳細だ説明と１ｊ；１掲の特
：Ｆ　Ｊ１７求の範囲から−Ｊ−容易に明らかとなろう
。
ここで図面を参照すると、第１図は一次九Ｉ・Ｍ　４：
ｐでの原始関数（例えば多角形又りよ直線）が１０の（
１＾１所においてスクリーン座（票に変換、きれ、この
座標が次に表示装置の制御のため１２の個所で除去され
るようなグラフィックス表ボッステムの１幾能的なブロ
ック図である。ニニット１０及び１２の機能は＋ｉｉｉ
述した米国特許第八−３６２５７に開示しである幾何学
的エンジンにより与えることが出来る。表示目的に使用
するため変換され除去された座標は次にラスタライザー
１４に適用され、当該ラスタライザーはピクセルの配列
として部分的に構成された画像を格納するバルク・メモ
リー及び表示装置１６内のラスター走査線を制御する装
置を含む。
先に説明した如く表示′Ａ置は陰株線管上に毎秒あたり
３０１Ｉｉ］描き直さなければならない１０００Ｘ１０
０Ｏのピクセルの画像を含むことが出来る従って、ＪＯ
ＯＯ万のピクセルに対するデータを毎秒アクセスしなけ
ればならないつ代 替的に表示装置は毎秒２１．２５　ｃｍ（８，５ｉｎ）
ｘ２７ｊｃｍ　（ｌ　ｌ　ｉｎ）の紙片を印刷出来るラ
スター・プリンターに出来る。解像度がＸ方向とＹ方向
に西いて単位インチあたり３００個のピクセルである場
合には８４０万個のピクセルを毎秒アクセスしなければ
ならない。
第２　Ｐｉ’Ｊは本発明による）時速メモリー・ノス１
ムを採用しているラスタライザーの機能ソ１，１ツク図
である。ラスタライザーには走査線処［１″Ａ置２０゜
走査線処理装置２０によつζ７Ｉｌｌ　ｉ、Ｉｎされる
複数制のメモリー・セグメント２２及び表示側御装置２
イが含まれている。走査線処理装置２０は幾何学的変換
処理装置ＩＯからスクリーンｐ＝標内に原始関数を受取
り、走査線処理装置２０は次に水平線充填命令（Ｙ、Ｘ
ｓ、Ｘｅ）をメモリー・セグメント２２に与える。次に
メモリー・セグメントからのデータは表示装置の制御の
たつ表示ルｊ御装置２４に与えられるラスター画像用の
ディジタル形態で与えられる。第４図及び第５図を参照
して以下に更に説明される如（、充填すべき水・１１ピ
クセルシー゛）′ンスに各図式原始関数を変換する。メ
モリー・セグメント２２はラスター＋Ｏｆ＆（１！ＩＩ
らピクセルの列）の維持及び水平線充填命令が走ＩＩ７
：綿処叩装置から受取られる時そのラスクー画像を改変
する責任がある。水平線充填命令の正確な機能について
は第４図及び第６図を参照し乍ら以Ｆに説明する。：＆
示制１ｆｆｌ装置２４はラスター処理さｒ、た山（象を
ラスター処理袋：δから抽出し５　ラスター表示装置又
はラスター・プリンターを１．＋制御する。
第３図は本発明による複数個のメモリー・セグメントを
含み、第２図のラスタライザーに採用しであるメモリー
・システムの機能ブロック図である。この実施態様にお
いて１６個の走査線処理袋；ξ２０は走査線１本あたり
ｌ　Ｏ２４１１ＡＩのピクセルを自する１０２４本の走
査線を備えた表示のためピクセル・データを制御する６
　４１１ＡＩのメモリー・セグメント２２の列を；關御
する。このプ≦施態様において各走査線処理装置は線１
本あたり１０２４個のビクルを有する６４本の線に対す
るデータを共同的に格納し１つ改変する４制のメモリー
・セグメントを制御する。各メモリー・２／グメントは
線１本あたり２５６個のデータ・ビットを有する６４本
の線内に配列された１６にメモリーを含むことが出来る
。メモリー・セグメントの各グループは１６個の走査線
処理装置２０の［つに応答して動作し、当該走査線処理
装置はメモリー・セグメントのグループの独立した並列
動作を”Ｉ　能に４゜る。更に、各メモリー・セグメン
ト２２にはそれ自体の処理′；に置が含まれ、当該処理
！Ｊ置により各メモリー・セグメントは分割された走査
線処理装置２０によって制御される他のメモリー・セグ
メントと並列に操作可能である。
第４図は好適な走査線処理装置の機能ブロック図である
。簡略氏のため走査線処理袋：ξは文字及び水平線が殆
んど２回多角形の境界部と交差するモノトーン多角形の
みを処理する。第５図は゛ごうした多角形の二Ｑ明図で
ある。多角形のＩｎ点は降Ｙ順序で処理装置に呈示され
、各頂点はそれが多角形の左側縁部又は右側線部の一部
分であるか否かについてラベルが付４ブらね、る。
第４図を参り、（１すると、母線３０上の命令は命令デ
コーダー３２によって解釈され　’３該命令デコーダー
は命令を適当なメモリー・■列機能ブロンクに送る。各
・止列機能ブＵツクは当技術で良く知られる如くコンピ
ューターの慣用的な格納されたプログラムで構成されて
いる。
命令デコーダー３２は一般的な形式の４つの命令即ら（
ｉ　）　ｌ＆続の多角形の内部を充填する目的で使用さ
れる所定のパターンｔ’ハーフＩ・−ン・メモリー４０
を充填する。（ｉｉ＞引続き文字をラスター内（幕内に
設定する目的で使用されるフォント・メモリー３２の充
填、（ｉｉｉ）多角形処理袋′、１ｉ３４を可能にする
ことにより多角形をラスタライズする。（ｉｖ）フォン
ト処理装置４４を可能化することにより文字をラスタラ
イズすることを適合出来る 多角形処理装置３４は現在の右側又は左側の縁部のいず
れか一方の縁部迄現在の多角形をラスター化する。この
状態が生ずると、多角形処理′！Ｊｉ、置３４は命令デ
コーダーから次の練りを待つ。次の縁部が受取られると
、多角形ラスター化は当技術で良く知られた走査線アル
ゴリズムを使って続行する。２つの縁部処理装置３６及
び３８は当技術で良く知られた方法を使ってラスター化
処理される次の走査線のため開始座標と終了Ｘ座標を同
時的に計算する。第５図はこれらの動作を図解している
。
両方の縁部処理装置や現在の走査線（Ｙ）と多角形の２
つの縁部との相ＩＬ交差部を計算した後。
この情報は＜ｉ）改変ずべきＹ座標（即ら交差線＞、（
ｉｉ）（左側縁部処理装置３８により計算された）影響
を受けるべき第１ピクセル、（ｉｉｉ）（る側縁部処理
装置により計算された）影πさるべき最終ピクセルで、
（ｉｖ）選択された水平セグメントを充展するため繰返
しパターンとして使用ずべき１６ビットのハーフトーン
・パターンから成る水平線充填命令の形悪でメヲリー・
セグメントに送られる。この命令の効果については第６
図に図解しつある。
ハーフトーン・パターンはハーフトーン・メモリー４２
内に格納された１６１１ａｌのパターンの１つから多角
形処理装置３４によって選択される。これらのパターン
は走査線処理装置の母線３０を通じて走査線処理装置２
０に対する命令の使用を通じてそこで格納される。多角
形処理装置３４は機能〔（現在のｙ　ｐｉ　４ｆＡ）モ
ジュール１６を使用することにより、これらの１６１Ｗ
のパターンの１つを選択する。これは１６個の走査線全
体に対しハーフトーン・パターンを繰返すｍノ果を生み
出す。
フォント表示装置４４は現在の学事をラスター内に設定
する。フォント処理装置４４はフォント・メモリーから
文字パターンを読、み取り、メモリー・セグメント内へ
の設定のため文字パターンを適当に慶列させるバレル・
シフター４６を使用する。各文字は第６図に示される如
く水平線充填命令を送ることにより多くの１６個のビッ
ト水平七りション内の肉（象ラスター内に設定され、当
該水平線充填命令はラスター処理される文字の走査線の
１つヲ表わすハーフトーン・パターント共に１回につき
１６個のピクセルのみを改変する。従って、各文字は文
字が占める各走査線に対し１つの水平線充填命令を送る
ことによりラスター処理される。
走査線処理装置の全ての機能は当技術において良く知ら
れているｔｉｉｌ述した動作を実施するアルゴリズムに
てプログラムを組むことによりコンピューター（例えば
関連あるメモリーを備えたモトローラ６８０００マがロ
・プロセッサー、の１つの慣用的な格納プログラムによ
り実施ｒＩＩ能であることに注意されたい。先に述べた
好適実施態様は単に同じ結果を達成するのに並列に動作
する多数の慣用的な処理装置を備えることにより走査線
処理装置の機能を高速化する。
第７図は６個の主要部分で構成された本発明の一実施態
様によるメもり−・セグメントの機能ブロック図である
。
メイン・メモリー５０は標章的なダキナミック又はスタ
ティック・ランダム・アクセス・メモリ−　（ＭＢＭ）
デザインである。出来るｎけ最大量の並行処理を達成す
るため長さるりも広くなった配列をイ１することが望ま
しい、この実施態様においては各ｑ１５６ビット（即ち
列）の６４佃のワード（即ら行）とし°Ｃ組織化される
１６にビットＲＡ　Ｍをｆ史用すべきである。
ハーフトーン演算論理ユニット（ＡＬＵ）５２は人力す
る１６ビットのハーフトーン・パターンをｍ　ｌ！＃　
Ｌ　、原始関数の画像処理中に多値ハーフＩ・−ン処理
を可能にする節単なブール演算を行なう人力するハーフ
トーン・パターンは４つの方法。
即ら（１）そのままの形で便用され）　（２）使用され
る＋ｉｉｌにビット毎に逆転され、、３）無視され全て
の１が代わりに使用され、　（４）無視され全ての０が
代わに使用されるといった４つの方法の１つで解釈可能
である。これは原始関数のＬ！Ｉｌ像処理中に多値ハー
フトーン処理を可能にする。各ピクセルが灰色の８個の
エベルの１つを膏することが出来る場合にはβ８個の灰
色スケール値の２つを混合して使用することによりハー
フトーン処理をすることが出来る。例えば、５．５の輝
度を達成するには多角形を５及び６の灰色値の交互のパ
ターンにより充填出来る。この効果は最大有意デッド面
が全ての１のハーフトーン−パターンを使用しβφ間面
が所定のハーフトーン・パターンを使用し、最小を悉面
が１！転されたパターンを使用するよう命令を出してい
る間にピクセル充填命令をメモリー・セグメント処理装
置に発行することによりぶ成ｕ１能である。これはハー
フトーン・パターンがどこでもｌ及び５であるような全
ての位置に６を設定する。
並列比較器６４は位置が所定のＸ座標を下回わる全ての
出力ビットをセットする。これは水平線充填命令の実施
中に影響を受けるピクセルの左側と右側の限界値を選択
する。これらの限界値は走査線ＡＬＵ５６により使用さ
れる。
走査線ＡＬＵ５６は並列比較器５４．（ハーフトーン母
線を通じての）ハーフトーンＡＬＵ５２及びメイン・メ
モリー５０の列からの入力値が与えられると如何なる値
がメモリー列内に格納されるかを決定する。
表示ラッチ６８はメモリー・セグメント構成要素の残り
の構成要素の機能とは独立してメモリー・セグメントか
ら線を除去出来るよう差動増幅２＝６０かやの走査線を
ラッチする。
制御論理６２はメモリー列、並行比・咬器、Ａ１゜Ｕを
制御し２表示装置は表示装置に与えられる水平線充填命
令をこれらの装蹄で実行するようラッチ処理する。
繰返されるハーフトーン・パターン・ビットをメモリー
・ワードの対応するビットに分配する目的でハーフトー
ンＡＬＵからの各１６ヂツトが１６番目の列に送らるる
。これは１６ビットの母線６４をメーＥ−’Ｊ−列上方
で水平に配列することによ゛　り達成される。（例えば
５文字のラスター化のため）開始ＸＰＪＬ標に関して整
合されるパターンを設定するこのが望ましい場合には、
パターンをＸモジュール１６によって回転させることが
必要である。この回転は走査線処理装置とメモリー・セ
グメントの間のバンド幅を何んら増加させずに走査線処
理装置により行なうことが出来る。
第８図は走査線ＡＬＵ５６の機能ブロック図であり、以
下に水平線充填動作を行なフｔいる間のその典型的なサ
がルを説明する。
最初に、影響を受けるＸ　＆Ｅ囲（即ら列の範囲）の（
含めた）開始座標、Ｘｓ）が並列比１校器に提供され２
．その出力の逆の値がＬｌにラッチされる従って、Ｌｌ
は走査線に沿ってＸｓより大きいか又はＸｓに等しい全
ての位置（即ら列）に対し真である。
第２に、　　ｘ＠囲の、除外する）終了座標（Ｘａ）が
並行比ｆｆＤに呈示され、その出力がＬ２にラッチされ
る。従って、Ｇ２は走査線に沿ったＸｅより小さい全て
の位置に対し真である。その結果ＳＥＬ　（ｊ）は範囲
（Ｘｓ、Ｘｅ）内の全てのＸに対し真である。
この時点迄にＲＡＭ列は現在選択された走査線部のピク
セル、ＩＲ）　　（ｉ））の現在の値を検索ヒバ している、ＡＬＵは所望の如く選択された　ットで動作
し、メモリー内に書込まれるピクセルＩＷ（ｊ）を発生
ずる。
ＡＬＵを出来るだけｆｉｉｉ単に保つ目的から（１）動
作がない場合はＩＷ）ｊ）＝１１？　（ｊ）にし。
（ｉｉ）選択された全てのピクセル位置におけるハーフ
トーン・ピクセルを置換し、（ｉｉｉ）又は選択された
全てのピクセルを友するハーフトーン・ピクセルといっ
た最低組の動作を実施する必要がある。ＡＬＵを大型に
する費用をかけて（例えば公知のブールｊＨＳＥ全て）
といった他の機能を行なうことが出来る。
第９図たいし第１１図は本発明による代替的なメモリー
・システムの機能ブロック図である。第９図において各
走査線処理装置はメモリー・セグメントの２列を’Ｊｉ
ｌｔ　ｆａｌｌし、かくしてメモリー・システムのコス
トを低減化させるだけでなく、並行動作を減少させる。
第１０図において１表示のため次のフレームを発生して
いる走査線処理装置により他力の組が制御されている間
にメモリー・セグメントの一方の組が表示されるような
二重バッフ。
アー・システムが提供しである。との配列によって走査
線処理装置は完全に利用することが出来４トＥＢＩＩ図
はピクセル、（例えば、灰色スケール）　１＋１ＡＩあ
たりの多ビットを有するメモリー・システムである。多
ビット面を制御するため各走査線処理装置から各別匁の
ビット面へ２個の別々の制御線を加えることのみが必要
である。制御線のパル２は全°このビット面内で全ての
メモリー・セグメントの間で分割可能である。
メモリー・セグメント・°１−キテクチャーを幾分複雑
にする費用をかければ第１２図に示されたガーランド　
　に７　（、＋　ｒ　ａ　ｎ　ｄ　）平滑ノエーデイン
グ能力を加えることが出来る。各ピクセルは図小の如く
メヲリー列の列に沿ってｒｍ直に」にビット輝度値てし
て格納される。連通なＸピクセル副次範囲は以前の如く
並列比較器により演算可能である。然し乍ら、とり乞ル
は垂直に格納されるので少なくともにメモリー・サがル
は輝度を選択されたピクセル内に格納するねに要求され
る。
（当技（Ｒにおいてガーランド・シェーディングてして
知られている）多角形を平滑にシェードする目的で直線
状に補間された輝度値を走査線に沿った各ピクセルに設
定することが必要である。幸運なことに、第１３図に示
される如く直列乗算器に類似した２進数トリーを使用す
ることによりビット直列線状補間を発生ずることが容ｖ
ＪＣある。
このトリーの各ノードは節用な直列加算器又はユニット
遅延である。係数へと定数Ｃが（走査線処理装置により
）トリー内に連続鶴に挿入される場合Ｉ・リ−の各リー
フ・ノードは値Ａｘ十定数、ここで１　ｘは図示の如く
トリー内のリーフの物理的位置を示す、のｌビットを発
生し始める。その輝度が１つの輝度値以内で正確である
場合にはＡは固定点数として表わし、ビットの合計数に
等しい寸法の端数地分が最大Ｘ座標（Ｎと称する）を表
わすのに必要である。０例えば、８ビットの輝度が１０
２４のピクセル幅のスクリーンに対して望ましい場合に
はＡは８個と整数と１０個の端数ピッＩ・を有しなけれ
ばならない。） その結果、平滑にシェード処理さるた多角形の各走査線
はＮ＋に処理サがルを要し、その中量後のＫのみがビッ
トを選択されたピクセル内に格納する。然し乍ら、ピク
セル１個あたり完全なにビットを表わす目的からここで
全零なビットを保１寺する（ピクテル・システム１鼓あ
たり１ビットに対するより）Ｋ倍多い処理袋；ξを備え
たシステムにしなければならない。これらは全て（ピク
セル・システムあたり１ビットに関する。動作の効果鵠
な減少が（Ｎ＋Ｋ）／Ｋにず入ず、ＮとＫが大略等しい
場合には約２になるよう平列に動作出来る。従って、輝
度一定の多角形を充填する場合より平滑なシェード処理
された多角形を充填する方が２４）Ｓかかる。
以上ここ迄高速ラスター化の特定の目的に対し簡略化し
である特殊目的用システムについて説明して来た。然し
乍ら、第１４図に示される如くメモリー列の上方縁部に
Ａ　Ｌ　ｔＪ及び関連ある回路（データ・バス）を僅か
に発生すると多くの仕事を行なうようプログラム化可能
な般用口的用の高度の並行型−膜処理データ・バスが達
成され°る。列からの人出力はシフト・レジスターの使
用又は他の外部装置により実行可能である。その一般的
な目的の性質のため、けうしたアーキテクチャ−を保用
する特定の使用状態全てを説明ずよごとは出来ない。明
らかに、けうずた使用形態の１つはフスター化処理を行
たうことであるが、このアーキテクチャーを利用出来る
任悉の仕事も実行ｉ＋Ｊ能である。
理解される如く、処理装置の構造は慣用的なコンビュー
ター・データｉ蚤路のものと類似し−でいるす 新規な点は（ｉ）１回に１つの列にアクセス可能な大型
の二次元型メモリー列を処理袋；ξに組合せ）ｉｉ）デ
ータ径路内のビットの個数（ワードｊが当技術で使用さ
れるものより大きい（２５６以上対Ｉ６又は３２）であ
り、（ｉｉｉ゛）この広いｒワード」のため処理装置と
メヲリーは物理的に１つの集精回路上で相互に隣接して
設置されること、といった事実に存在している。
メモリーと演算ユニットや物理的に分離される場合、メ
モリーと演算ユニットの間で２５６　（又はそれ以上）
のビットのワードを接続することは実施不能であるとこ
ろから、処理装置のデータ１蚤路をその処理装置が動作
するメモリーに均密な関係がない場合には、このアーキ
テクチャ−は実際的にはならない。
フスター画像を制御するのに特に有利な高速メモリー・
システムについて説明して来た。各之それ自体の処理装
置を備えた複数個のメモリー・セグメントを利用するこ
とちよって迅速なデータ更新と操作が容易にされる並行
作動が提供される。
メモリー・セグメントは超大型の集積（ＶＬＳＩ）マが
ロ回路製造技術に容易に適合する。
特定の実施態キ、真に関連して本発明の説明をして来た
が、こ（Ｄ　ｇＱ明は本発明の例示的なものであり本発
明を限定するものと解釈すべきではない。例えば、ＡＭ
Ｄ２９０１に基ずくコンピューターの慣用的な格納プロ
グラムを走査線処理装置゛として使用することが出来る
。この処理装置はメ；り一・セグメントに対する所要の
命令を発生ずる当技術で公知のグラフィック・アルゴリ
ズムを使用してプログラムを組むこ、とが出来る。従っ
て４４７．技術の熟知者には前掲の特許請求の範囲で定
められた本発明の真の技術思想と範囲から逸脱せずに各
種改変と通用をなし得るものである。
【図面の簡単な説明】
第１図はグラフィック表示システムのｍ　Ｏ＠ジブ０フ
図。 ５　第２図は本発明によるメモリー・システムを含む第
１図のラスタライザーの機能ブロック図。 第３図は本発明による複数個のメモリー・セグメントを
含み、第２図のラスタライザーに採用されたメモリー・
システムの機能ブロック図。 第４図は第３図の走査線処理装置の機能ブロック図。 第５図は表示すべき多角形の図で、走査線処理装置の作
動を図解する。 第６図は走査線処理装置によってメモリー・セグメント
に送られる各水平線充填命令の効果を図示する。 第７図は本発明によるメシリー・セン゛〆−ントの機能
ブロック図び 第８図は第７図のメモリー・セグメント内での走査線演
算論理ユニット（ＡＬＵ）の機能ブロック図。 第９図ないし第１１図は本発明によるメ叱り一ンステム
の代替的配列の機能ブロック図。 第１２図は平滑シェーディングに適合するメモリー・セ
グメントの機能ブロック図。 第１３図は第１２図のメモリー・セグメント内で有用な
乗算器トリー。 第１４図は本発明による一般化されたＡＬＵとその組合
った回路の図。 ２０：走査線処理装置　２２：メモリー・セグメント　
３０：母線　３０：ハーフトーン−メモリー　３２二フ
オント・メモリー　５０：メイン・メモリー １０、ａ−＋　　（１’Ａｉ） （珍コ）　　　　ＦＩＧ、　−５ ハーフ　トＩ７　バッフｆ／ ＦＩＧ、−６ ＦＩＧ、−７ 手続捕正占（方式） １．事件の表示　　　　昭和６０年特許願第１１１２９
２号３、補正をする者 事件との関係　　　出願人 ４、代理人

Claims (1)

  1. 【特許請求の範囲】 １）複数本の走査線に沿つて画像が走査される時ピクセ
    ル・データに応答して表示される画像を含むピクセル素
    子のラスターを発生する高速メモリー・システムであつ
    て、 図式原始関数の変換されたデータを表示座標に与える母
    線と、 前記変換されたデータを前記母線から受取るよう接続さ
    れ各々複数本の走査線に対しデータを制御する複数個の
    走査線処理装置と、 前記全ての走査線に対するデータを格納し、各々前記走
    査線処理装置の１つからデータを受取るよう接続され、
    各々前記データ・メモリー装置が接続される走査線処理
    装置により制御される前記各複数個の走査線の限定され
    た部分に対するデータを格納することにより格納データ
    に対し並列の格納、アクセス及び動作を行なう複数個の
    メモリー・セグメントを含む複数個のデータ・メモリー
    装置から成る高速メモリー・システム。 ２）各メモリー・セグメントが、ラスター画像の一部分
    を表わすランダム・アクセス格納列及び走査線数、開始
    点及び前記ランダム・アクセス格納列内の選択されたデ
    ータを改変するため前記走査線処理装置からの終了点デ
    ータに応答する処理装置を含むようにした特許請求の範
    囲第１）項に記載のメモリー・システム。 ３）前記処理装置が更にデータを前記ランダム・アクセ
    ス格納列内に格納しデータにアクセスするよう前記走査
    線処理装置からのハーフ・トーン・パターン・データに
    応答するようにした特許請求の範囲第２）項に記載のメ
    モリー・システム。 ４）前記処理装置が更に格納された画像ラスター・デー
    タの選択された部分に基づきブール論理動作を行なうよ
    う前記走査線処理装置からの命令に応答するようにした
    特許請求の範囲第２）項に記載のメモリー・システム。 ５）前記処理装置が、前記メモリー列の列、演算論理ユ
    ニットが改変する連続したサブ・セットの第１及び最後
    の素子、ハーフ・トーン・パターンに対する２進数桁の
    パターン、演算論理ユニットが実施するブール論理演算
    を含む命令に応答するようにした特許請求の範囲第２）
    項に記載のメモリー・システム。 ６）各メモリー・セグメントが前記メモリー・セグメン
    トからの画像を抽出するのに使用される前記ランダム・
    アクセス格納装置からデータを受取る表示ラッチ装置を
    含むようにした特許請求の範囲第５）項に記載のメモリ
    ー・システム。 ７）前記メモリー・セグメントが前記メモリー・セグメ
    ントから画像を抽出するのに使用される前記ランダム・
    アクセス格納装置からデータを受取る表示ラッチ装置を
    含むようにした特許請求の範囲第２）項に記載のメモリ
    ー・システム。 ８）前記データ・メモリー装置がピクセル・データを輝
    度値として格納するようにした特許請求の範囲第１）項
    に記載のメモリー・システム。 ９）前記データ・メモリー装置が各（Ｋビット）ピクセ
    ル輝度値に対し複数個の（Ｋ）格納位置を含み、前記複
    数個の格納位置が配列され、かくして走査線上の全ての
    ピクセルの１ビットが同時的にアクセス可能になる特許
    請求の範囲第８）項に記載のメモリー・システム。 １０）前記メモリー列の各列がピクセル列のＫ個の輝度
    ビットの１つを含むようにした特許請求の範囲第９）項
    に記載のメモリー・システム。 １１）更に、補間されたピクセル輝度値を与える２進数
    トリーを含むようにした特許請求の範囲第１０）項に記
    載のメモリー・システム。 １２）前記補間値が走査線上の選択された全てのピクセ
    ルに対し同時的に計算され、前記値が１回に１ビットの
    割合で全ての選択されたピクセルに対し与えられるよう
    にした特許請求の範囲第１１）項に記載のメモリー・セ
    グメント。 １３）更に、補間されたピクセル輝度値を与える２進数
    トリーを含む特許請求の範囲第９）項に記載のメモリー
    ・セグメント。 １４）多線ラスター画像を発生するデータ処理方法であ
    つて、 並列にアクセス可能な複数個のメモリー・セグメント内
    の位置に複数個の走査線に対するピクセル・データを格
    納する段階、 任意の１つの走査線に対する複数個のピクセル・データ
    位置を同時的にアクセスし、処理し且つ改変する段階か
    ら成るデータ処理方法。 １５）前記メモリー・セグメント内に格納されたデータ
    の操作を可能にする表示走査線制御に対する前記複数個
    のメモリー・セグメントからのピクセル・データをラッ
    チする一方、前記ラッチされたデータが前記メモリー・
    セグメントから独立的に抽出されるようにした段階を含
    む特許請求の範囲第１４）項に記載のデータ処理方法。 １６）複数個の走査線に対するデータを並行処理する段
    階を含む特許請求の範囲第１５）項に記載のデータ処理
    方法。 １７）改変すべきピクセル（Ｙ）、改変すべき第１点（
    Ｘ＿ｓ）及び改変すべき最終点（Ｘ＿ｅ）を含む走査線
    を含む実行長さ命令でデータが処理される特許請求の範
    囲第１４）項に記載のデータ処理方法。 １８）図式原始関数が前記複数個のメモリー・セグメン
    トと連絡する水平線充填命令に変換されるようにした特
    許請求の範囲第１４）項に記載のデータ処理方法。 １９）並列アーキテクチヤーを有する高速メモリー内で
    使用するメモリー・セグメントであつて、列及び欄にて
    配列された格納素子のランダム・アクセス格納列と、 前記格納列内のデータに基づき格納、アクセス及び動作
    を行なう制御信号に応答する演算論理ユニット、データ
    にアクセスし、データで動作し、データを格納する前記
    演算論理ユニット（ＡＬＵ）に指示を与える制御装置を
    含み、１列内の全ての格納素子が同時的にアクセス可能
    で且つ動作可能になるようなメヲリー・セグメント。 ２０）前記セグメントが半導体集積回路を含むようにし
    た特許請求の範囲第１９）項に記載のメモリー・セグメ
    ント。 ２１）前記制御装置とＡＬＵ装置が選択されない部分は
    変えずにメモリー列のサブ・セットに基づき動作するよ
    う命令に応答し、前記サブ・セットが１つの動作から次
    の動作へ可変状態になつている特許請求の範囲第１９）
    項に記載のメモリー・セグメント。 ２２）前記演算論理ユニットが更にデータのアクセス、
    データに基づく動作、データを前記ランダム・アクセス
    格納列内に格納するようハーフ・トーン・パターン・デ
    ータに応答するようにした特許請求の範囲第１９）項に
    記載のメモリー・セグメント。 ２３）前記演算論理ユニット（ＡＬＵ）が更にアクセス
    されたデータとハーフ・トーン・パターンの指定部分に
    対しブール論理動作を行なうことにより格納されたデー
    タを改変する命令に応答するようにした特許請求の範囲
    第２２）項に記載のメモリー・セグメント。 ２４）更に、データを前記ランダム・アクセス格納装置
    から受取り、かくして前記メモリー列内に格納されだデ
    ータの連続した処理を可能にする一方、前記ラッチされ
    たデータが前記メモリー・セグメントから独立的に抽出
    されるようにした特許請求の範囲第２３）項に記載のメ
    モリー・セグメント。 ２５）実行命令が４つの素子即ち（ｉ）前記ＡＬＵが動
    作される前記メモリー列の列、（ｉｉ）前記ＡＬＵが改
    変するアクセスされたデータの前記部分の第１素子と最
    終素子、（ｉｉｉ）前記ハーフ・トーン・パターンの２
    進数桁のパターン、（ｉｖ）ＡＬＵが実施するブール論
    理動作から成るようにした特許請求の範囲第２４）項に
    記載のメモリー・セグメント。 ２６）多数の前記パターンを格納し且つ実行長さ命令の
    １つが前記メモリー・セグメントに提供される毎に前記
    パターン発生器に前記パターンの１つを提供する装置を
    前記制御装置が含むようにした特許請求の範囲第２５）
    項に記載のメモリー・セグメント。 ２７）アクセスされたデータの前記部分を基に動作する
    前記ＡＬＵにより使用される前に公知の論理ブール動作
    の使用を通じて前記パターンが改変可能になつている特
    許請求の範囲第２４）項に記載のメモリー・セグメント
    。 ２８）前記データ・メモリー装置がピクセル・データを
    輝度値として格納するようにした特許請求の範囲第１９
    ）項に記載のメモリー・セグメント。 ２９）前記データ・メモリー装置が各（Ｋビット）ピク
    セル輝度値に対し複数個の（Ｋ）格納位置を含み、前記
    複数個の格納位置が配列され、かくして走査線上の全て
    のピクセルの１ビットが同時的にアクセス可能になるよ
    うにした特許請求の範囲第１９）項に記載のメモリー・
    セグメント。 ２０）前記メモリー列の各列がピクセル列のＫ個の輝度
    ビットの１つを含むようにした特許請求の範囲第２９）
    項に記載のメモリー・セグメント。 ２１）更に、補間されたピクセル輝度値を提供する２進
    数トリーを含むようにした特許請求の範囲第３０）項に
    記載のメモリー・セグメント。 ３２）前記補間された値が走査線上の選択された全ての
    ピクセルに対し同時的に演算され、前記値が選択された
    全てのピクセルに対し１回につき１ビットづつ与えられ
    るようにした特許請求の範囲第３１）項に記載のメモリ
    ー・セグメント。 ３３）更に、補間されたピクセル輝度値を与える２進数
    トリーを含むようにした特許請求の範囲第２９）項に記
    載のメモリー・セグメント。
JP60111292A 1984-05-23 1985-05-23 高速メモリ−・システム、デ−タ処理方法及びメモリ−・セグメント Pending JPS6158083A (ja)

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Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6247786A (ja) * 1985-08-27 1987-03-02 Hamamatsu Photonics Kk 近傍画像処理専用メモリ
US4791582A (en) * 1985-09-27 1988-12-13 Daikin Industries, Ltd. Polygon-filling apparatus used in a scanning display unit and method of filling the same
US4758965A (en) * 1985-10-09 1988-07-19 International Business Machines Corporation Polygon fill processor
EP0228745A3 (en) * 1985-12-30 1990-03-28 Koninklijke Philips Electronics N.V. Raster scan video controller provided with an update cache, update cache for use in such video controller, and crt display station comprising such controller
US4839828A (en) * 1986-01-21 1989-06-13 International Business Machines Corporation Memory read/write control system for color graphic display
US4967375A (en) * 1986-03-17 1990-10-30 Star Technologies, Inc. Fast architecture for graphics processor
JPS62231380A (ja) * 1986-03-31 1987-10-09 Namuko:Kk 画像合成装置
US4868557A (en) * 1986-06-04 1989-09-19 Apple Computer, Inc. Video display apparatus
JP2549642B2 (ja) * 1986-12-26 1996-10-30 株式会社東芝 画像処理装置
US5276778A (en) * 1987-01-08 1994-01-04 Ezel, Inc. Image processing system
DE3852327T2 (de) * 1987-02-27 1995-07-20 Nippon Electric Co Graphische Anzeigesteuerung, versehen mit Grenzensuchschaltung.
US4845631A (en) * 1987-03-31 1989-07-04 Rockwell International Corporation Scrolling image memory for high speed avionics moving map display
US4825381A (en) * 1987-03-31 1989-04-25 Rockwell International Corporation Moving map display
GB8713819D0 (en) * 1987-06-12 1987-12-16 Smiths Industries Plc Information processing systems
US4755813A (en) * 1987-06-15 1988-07-05 Xerox Corporation Screening circuit for screening image pixels
US5553170A (en) * 1987-07-09 1996-09-03 Ezel, Inc. High speed image processing system having a preparation portion and a converting portion generating a processed image based on the preparation portion
US5283866A (en) * 1987-07-09 1994-02-01 Ezel, Inc. Image processing system
US5254979A (en) * 1988-03-12 1993-10-19 Dupont Pixel Systems Limited Raster operations
US5016190A (en) * 1988-05-05 1991-05-14 Delphax Systems Development of raster scan images from independent cells of imaged data
US4949280A (en) * 1988-05-10 1990-08-14 Battelle Memorial Institute Parallel processor-based raster graphics system architecture
JPH02193265A (ja) * 1989-01-23 1990-07-30 Hitachi Ltd 情報処理システム
US7382929B2 (en) * 1989-05-22 2008-06-03 Pixel Instruments Corporation Spatial scan replication circuit
US5175862A (en) * 1989-12-29 1992-12-29 Supercomputer Systems Limited Partnership Method and apparatus for a special purpose arithmetic boolean unit
SE464265B (sv) * 1990-01-10 1991-03-25 Stefan Blixt Grafikprocessor
GB2243519B (en) * 1990-04-11 1994-03-23 Afe Displays Ltd Image display system
US5237655A (en) * 1990-07-05 1993-08-17 Eastman Kodak Company Raster image processor for all points addressable printer
US5293480A (en) * 1990-08-06 1994-03-08 At&T Bell Laboratories High resolution graphics system architecture
US5509115A (en) * 1990-08-08 1996-04-16 Peerless Systems Corporation Method and apparatus for displaying a page with graphics information on a continuous synchronous raster output device
EP0470782B1 (en) * 1990-08-08 1996-02-14 The Peerless Group Image rendering process and apparatus
US5396586A (en) * 1990-09-12 1995-03-07 Texas Instruments Incorporated Apparatus and method for filling regions bounded by conic curves
US5321805A (en) * 1991-02-25 1994-06-14 Westinghouse Electric Corp. Raster graphics engine for producing graphics on a display
US5493687A (en) 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
US5539911A (en) * 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
DE69224887T2 (de) * 1991-07-08 1998-07-23 Seiko Epson Corp Single-chip seitendrucker-steuerschaltung
JP3366633B2 (ja) * 1991-11-27 2003-01-14 セイコーエプソン株式会社 ピクセル変更システム及びピクセル変更方法
US5274760A (en) * 1991-12-24 1993-12-28 International Business Machines Corporation Extendable multiple image-buffer for graphics systems
US5357606A (en) * 1992-02-25 1994-10-18 Apple Computer, Inc. Row interleaved frame buffer
DE69311330T2 (de) * 1992-03-31 1997-09-25 Seiko Epson Corp., Tokio/Tokyo Befehlsablauffolgeplanung von einem risc-superskalarprozessor
WO1993022722A1 (en) * 1992-05-01 1993-11-11 Seiko Epson Corporation A system and method for retiring instructions in a superscalar microprocessor
EP0569758A3 (en) * 1992-05-15 1995-03-15 Eastman Kodak Co Method and apparatus for creating and storing three-dimensional characters and for their three-dimensional composition.
US5337160A (en) * 1992-07-01 1994-08-09 Hewlett-Packard Error diffusion processor and method for converting a grey scale pixel image to a binary value pixel image
US5325485A (en) * 1992-10-30 1994-06-28 International Business Machines Corporation Method and apparatus for displaying primitives processed by a parallel processor system in a sequential order
US5388206A (en) * 1992-11-13 1995-02-07 The University Of North Carolina Architecture and apparatus for image generation
US5628021A (en) * 1992-12-31 1997-05-06 Seiko Epson Corporation System and method for assigning tags to control instruction processing in a superscalar processor
EP1107111A3 (en) 1992-12-31 2002-02-06 Seiko Epson Corporation System and method for register renaming
CA2201679A1 (en) * 1996-04-15 1997-10-15 Raju C. Bopardikar Video data storage
US5982395A (en) * 1997-12-31 1999-11-09 Cognex Corporation Method and apparatus for parallel addressing of an image processing memory
US6106172A (en) * 1998-02-24 2000-08-22 Eastman Kodak Company Method and printer utilizing a single microprocessor to modulate a printhead and implement printing functions
US6073151A (en) * 1998-06-29 2000-06-06 Motorola, Inc. Bit-serial linear interpolator with sliced output
US6360134B1 (en) 1998-07-20 2002-03-19 Photronics, Inc. Method for creating and improved image on a photomask by negatively and positively overscanning the boundaries of an image pattern at inside corner locations
US6803885B1 (en) 1999-06-21 2004-10-12 Silicon Display Incorporated Method and system for displaying information using a transportable display chip
US6961141B2 (en) * 2000-02-25 2005-11-01 Eastman Kodak Company Method and electronic apparatus for formatting and serving inkjet image data
US6509978B1 (en) 2000-02-25 2003-01-21 Eastman Kodak Company Method and apparatus for formatting bitmapped image data
US7012601B2 (en) 2000-09-07 2006-03-14 Actuality Systems, Inc. Line drawing for a volumetric display
AU8709801A (en) 2000-09-07 2002-03-22 Actuality Systems Inc Volumetric three-dimensional display system
US7715031B2 (en) * 2002-06-14 2010-05-11 Kyocera Mita Corporation Method and apparatus for generating an image for output to a raster device
US20040196483A1 (en) * 2003-04-07 2004-10-07 Jacobsen Dana A. Line based parallel rendering
US7280112B1 (en) 2004-05-14 2007-10-09 Nvidia Corporation Arithmetic logic unit temporary registers
US8736628B1 (en) 2004-05-14 2014-05-27 Nvidia Corporation Single thread graphics processing system and method
US8711155B2 (en) * 2004-05-14 2014-04-29 Nvidia Corporation Early kill removal graphics processing system and method
US7710427B1 (en) * 2004-05-14 2010-05-04 Nvidia Corporation Arithmetic logic unit and method for processing data in a graphics pipeline
US8687010B1 (en) 2004-05-14 2014-04-01 Nvidia Corporation Arbitrary size texture palettes for use in graphics systems
US8736620B2 (en) * 2004-05-14 2014-05-27 Nvidia Corporation Kill bit graphics processing system and method
US8743142B1 (en) 2004-05-14 2014-06-03 Nvidia Corporation Unified data fetch graphics processing system and method
US8860722B2 (en) * 2004-05-14 2014-10-14 Nvidia Corporation Early Z scoreboard tracking system and method
US8537168B1 (en) 2006-11-02 2013-09-17 Nvidia Corporation Method and system for deferred coverage mask generation in a raster stage
JP5099406B2 (ja) * 2006-11-14 2012-12-19 ソニー株式会社 信号処理回路および方法
US8314803B2 (en) 2007-08-15 2012-11-20 Nvidia Corporation Buffering deserialized pixel data in a graphics processor unit pipeline
US9183607B1 (en) 2007-08-15 2015-11-10 Nvidia Corporation Scoreboard cache coherence in a graphics pipeline
US8736624B1 (en) 2007-08-15 2014-05-27 Nvidia Corporation Conditional execution flag in graphics applications
US8599208B2 (en) * 2007-08-15 2013-12-03 Nvidia Corporation Shared readable and writeable global values in a graphics processor unit pipeline
US20090046105A1 (en) * 2007-08-15 2009-02-19 Bergland Tyson J Conditional execute bit in a graphics processor unit pipeline
US8775777B2 (en) * 2007-08-15 2014-07-08 Nvidia Corporation Techniques for sourcing immediate values from a VLIW
US8521800B1 (en) 2007-08-15 2013-08-27 Nvidia Corporation Interconnected arithmetic logic units
US9411595B2 (en) 2012-05-31 2016-08-09 Nvidia Corporation Multi-threaded transactional memory coherence
US9824009B2 (en) 2012-12-21 2017-11-21 Nvidia Corporation Information coherency maintenance systems and methods
US10102142B2 (en) 2012-12-26 2018-10-16 Nvidia Corporation Virtual address based memory reordering
US9317251B2 (en) 2012-12-31 2016-04-19 Nvidia Corporation Efficient correction of normalizer shift amount errors in fused multiply add operations
KR20140142863A (ko) * 2013-06-05 2014-12-15 한국전자통신연구원 그래픽 편집기 제공 장치 및 그 방법
US9569385B2 (en) 2013-09-09 2017-02-14 Nvidia Corporation Memory transaction ordering

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4197590A (en) * 1976-01-19 1980-04-08 Nugraphics, Inc. Method for dynamically viewing image elements stored in a random access memory array
US4092728A (en) * 1976-11-29 1978-05-30 Rca Corporation Parallel access memory system
JPS5438724A (en) * 1977-09-02 1979-03-23 Hitachi Ltd Display unit
GB2043972B (en) * 1979-01-26 1983-09-01 Thomas A L Display processors
JPS55127656A (en) * 1979-03-26 1980-10-02 Agency Of Ind Science & Technol Picture memory unit
FR2465281A1 (fr) * 1979-09-12 1981-03-20 Telediffusion Fse Dispositif de transmission numerique et d'affichage de graphismes et/ou de caracteres sur un ecran
US4418343A (en) * 1981-02-19 1983-11-29 Honeywell Information Systems Inc. CRT Refresh memory system
JPS57165891A (en) * 1981-04-06 1982-10-13 Matsushita Electric Industrial Co Ltd Screen display unit
US4521805A (en) * 1981-04-24 1985-06-04 Canon Kabushiki Kaisha Printing apparatus or system
NL8300872A (nl) * 1983-03-10 1984-10-01 Philips Nv Multiprocessor-rekenmachinesysteem voor het tot een gekleurde afbeelding verwerken van in een hierarchische datastruktuur gedefinieerde objekt-elementen.
JPS58157255A (ja) * 1982-03-13 1983-09-19 Dainippon Screen Mfg Co Ltd 画像走査記録方法
JPS58209784A (ja) * 1982-05-31 1983-12-06 株式会社東芝 メモリシステム
GB2122783B (en) * 1982-06-08 1985-08-07 Nat Res Dev Apparatus and method for processing data arrays
US4562435A (en) * 1982-09-29 1985-12-31 Texas Instruments Incorporated Video display system using serial/parallel access memories
JPH0778825B2 (ja) * 1983-02-09 1995-08-23 株式会社日立製作所 画像処理プロセツサ
US4727474A (en) * 1983-02-18 1988-02-23 Loral Corporation Staging memory for massively parallel processor
GB2141847B (en) * 1983-05-06 1986-10-15 Seiko Instr & Electronics Matrix multiplication apparatus for graphic display
US4967343A (en) * 1983-05-18 1990-10-30 International Business Machines Corp. Pipelined parallel vector processor including parallel configured element processors for processing vector elements in parallel fashion
US4615013A (en) * 1983-08-02 1986-09-30 The Singer Company Method and apparatus for texture generation

Also Published As

Publication number Publication date
GB8512809D0 (en) 1985-06-26
GB2159308A (en) 1985-11-27
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GB2159308B (en) 1988-07-20
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FR2565014A1 (fr) 1985-11-29
IT8520853A0 (it) 1985-05-23

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