JPS6158984B2 - - Google Patents
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- JPS6158984B2 JPS6158984B2 JP52114316A JP11431677A JPS6158984B2 JP S6158984 B2 JPS6158984 B2 JP S6158984B2 JP 52114316 A JP52114316 A JP 52114316A JP 11431677 A JP11431677 A JP 11431677A JP S6158984 B2 JPS6158984 B2 JP S6158984B2
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- JP
- Japan
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- electrode
- semiconductor
- region
- memory cell
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、集積度が高く、書き込み読み出し速
度が速い半導体メモリに関する。
度が速い半導体メモリに関する。
静電誘導トランジスタ（以下SITと称す。）の
概念に基づいたダイナミツクRAM（Random
Access Memory）については、特願昭52―18465
号「半導体メモリ」、特願昭52―20653号「半導体
記憶装置」、特願昭52―35956号「半導体メモ
リ」、特願昭52―36304号「半導体メモリ」などで
詳述した。また、光による書き込みが行え画像記
憶のできるRAMについては、特願昭52―37905号
「半導体メモリ」で詳述した。不揮発性メモリに
ついても、その一部を特願昭52―18465号「半導
体メモリ」に、またその改良型を特願昭52―
72352号「半導体メモリ」及び特願昭52―83226号
「半導体メモリ」にて示した。
概念に基づいたダイナミツクRAM（Random
Access Memory）については、特願昭52―18465
号「半導体メモリ」、特願昭52―20653号「半導体
記憶装置」、特願昭52―35956号「半導体メモ
リ」、特願昭52―36304号「半導体メモリ」などで
詳述した。また、光による書き込みが行え画像記
憶のできるRAMについては、特願昭52―37905号
「半導体メモリ」で詳述した。不揮発性メモリに
ついても、その一部を特願昭52―18465号「半導
体メモリ」に、またその改良型を特願昭52―
72352号「半導体メモリ」及び特願昭52―83226号
「半導体メモリ」にて示した。
これらの半導体メモリのメモリセル構造に共通
していることは、メモリセルが半導体表面でなく
半導体内部にセルを設けるなど立体的な構造に構
成することによつて、集積度を高くしていること
にある。従来のMOSFETのメモリが、メモリを
構成するFETの電極や容量がすべて表面に配置
された構造であるのとは対照的である。同時に、
表面伝導でなくバルク伝導を使つていることか
ら、キヤリアの移動度が大きく、書き込み、読み
出しの速度が速くなつていることも特徴の一つで
ある。
していることは、メモリセルが半導体表面でなく
半導体内部にセルを設けるなど立体的な構造に構
成することによつて、集積度を高くしていること
にある。従来のMOSFETのメモリが、メモリを
構成するFETの電極や容量がすべて表面に配置
された構造であるのとは対照的である。同時に、
表面伝導でなくバルク伝導を使つていることか
ら、キヤリアの移動度が大きく、書き込み、読み
出しの速度が速くなつていることも特徴の一つで
ある。
第１図はこれら半導体メモリの一具体例で、ａ
は平面図、ｂはａ図中Ａ―A′線に沿つた断面
図、ｃはａ図中Ｂ―B′線に沿つた断面図である。
n+領域よりなる二つの主電極１１，１３のうち
１１はＰ領域１５に囲まれた浮遊電極になつてい
る。ここでは、１１をソース、１３をドレインと
呼んでおく。Ｐ領域１４は静電誘導トランジスタ
（SIT）のゲートになつている。Ｐ領域１５は基
板、１３′はドレイン１３に接続された電極金属
でビツト線、１４はゲート１４に接続されたワー
ド線になつている。１５′は基板の接触電極、１
６はSiO2、Si3N4、Al2O3等の絶縁層もしくはこ
れらを複数個組み合せた複合絶縁層であり、１７
はこれら絶縁層もしくはポリイミド等の絶縁性樹
脂である。ワード線、ビツト線の各交点にソース
が浮遊電極となつたSITが配置された構成になつ
ている。各領域の不純物密度は、１１が1017〜
1012cm-3程度、１２が1010〜1016cm-3程度、１３が
1018〜1021cm-3程度、１４が1015〜1021cm-3程度、
１５が1014〜1018cm-3程度である。ゲート１４に
囲まれたチヤンネル部の幅はn-領域１２の不純
物密度によつて決定し、ゲートとチヤンネル領域
間の拡散電位だけでチヤンネルが完全にピンチオ
フして遮断状態にあるように設定される。勿論、
蓄積用コンデンサでもあるソース領域１１に電荷
が蓄積されてある程度の電位に上昇しても、外部
から読み出し用の電圧が印加されない限り、ドレ
イン１３からソース１１に向つて電子が流れ込ま
ない程度の電位障壁がチヤンネル中に生じている
ような寸法及び不純物密度に選定されていなけれ
ばならない。たとえば、n-領域の不純物密度が
１×1013cm-3、１×1014cm-3、１×1015cm-3の場合
には、チヤンネルの幅はそれぞれ20μ、６μ、２
μ以下の適当な値に選定する。メモリセルにデー
タをストアしている状態のときには、ゲートに逆
方向電圧を印加し、読み出し、書き込み時にたと
えばＯ電圧にするような動作の場合には、この限
りではない。たとえば、ゲートがＯ電圧のときチ
ヤンネルが導通状態になり、ゲート−3V印加し
たときにチヤンネルが十分な遮断状態にあるよう
に設定してもよい。ソース・ドレイン間は短い
程、書き込み読み出し時の電子の走行時間が短く
て望ましい。たとえば、0.5〜15μ程度である。
第１図ａ，ｂ，ｃい書かれた一メモリセルの等価
回路は、第１図ｆのように表わすことができる。
１８が蓄積用容量である。第１図ａ，ｂ，ｃで、
蓄積用容量は領域１１と基板１５の間の接合容量
で構成される。データ書き込み時には、ビツト線
１３′に所定の正電圧を印加する。同時にゲート
（ワード線）正方向の電圧を印加してチヤンネル
中に作られている電位障壁高さを引き下げて、ソ
ース領域１１から電子がドレインに流れるように
する。電子が流れ出すにつれて、ソース１１は正
に帯電して電位が正で高くなり、書き込み電圧と
ソースの電位がつり合つたところで電子の流出は
停止し、書き込み電圧が取り去られるとソース領
域１１の帯電状態はそのまま保持される。
は平面図、ｂはａ図中Ａ―A′線に沿つた断面
図、ｃはａ図中Ｂ―B′線に沿つた断面図である。
n+領域よりなる二つの主電極１１，１３のうち
１１はＰ領域１５に囲まれた浮遊電極になつてい
る。ここでは、１１をソース、１３をドレインと
呼んでおく。Ｐ領域１４は静電誘導トランジスタ
（SIT）のゲートになつている。Ｐ領域１５は基
板、１３′はドレイン１３に接続された電極金属
でビツト線、１４はゲート１４に接続されたワー
ド線になつている。１５′は基板の接触電極、１
６はSiO2、Si3N4、Al2O3等の絶縁層もしくはこ
れらを複数個組み合せた複合絶縁層であり、１７
はこれら絶縁層もしくはポリイミド等の絶縁性樹
脂である。ワード線、ビツト線の各交点にソース
が浮遊電極となつたSITが配置された構成になつ
ている。各領域の不純物密度は、１１が1017〜
1012cm-3程度、１２が1010〜1016cm-3程度、１３が
1018〜1021cm-3程度、１４が1015〜1021cm-3程度、
１５が1014〜1018cm-3程度である。ゲート１４に
囲まれたチヤンネル部の幅はn-領域１２の不純
物密度によつて決定し、ゲートとチヤンネル領域
間の拡散電位だけでチヤンネルが完全にピンチオ
フして遮断状態にあるように設定される。勿論、
蓄積用コンデンサでもあるソース領域１１に電荷
が蓄積されてある程度の電位に上昇しても、外部
から読み出し用の電圧が印加されない限り、ドレ
イン１３からソース１１に向つて電子が流れ込ま
ない程度の電位障壁がチヤンネル中に生じている
ような寸法及び不純物密度に選定されていなけれ
ばならない。たとえば、n-領域の不純物密度が
１×1013cm-3、１×1014cm-3、１×1015cm-3の場合
には、チヤンネルの幅はそれぞれ20μ、６μ、２
μ以下の適当な値に選定する。メモリセルにデー
タをストアしている状態のときには、ゲートに逆
方向電圧を印加し、読み出し、書き込み時にたと
えばＯ電圧にするような動作の場合には、この限
りではない。たとえば、ゲートがＯ電圧のときチ
ヤンネルが導通状態になり、ゲート−3V印加し
たときにチヤンネルが十分な遮断状態にあるよう
に設定してもよい。ソース・ドレイン間は短い
程、書き込み読み出し時の電子の走行時間が短く
て望ましい。たとえば、0.5〜15μ程度である。
第１図ａ，ｂ，ｃい書かれた一メモリセルの等価
回路は、第１図ｆのように表わすことができる。
１８が蓄積用容量である。第１図ａ，ｂ，ｃで、
蓄積用容量は領域１１と基板１５の間の接合容量
で構成される。データ書き込み時には、ビツト線
１３′に所定の正電圧を印加する。同時にゲート
（ワード線）正方向の電圧を印加してチヤンネル
中に作られている電位障壁高さを引き下げて、ソ
ース領域１１から電子がドレインに流れるように
する。電子が流れ出すにつれて、ソース１１は正
に帯電して電位が正で高くなり、書き込み電圧と
ソースの電位がつり合つたところで電子の流出は
停止し、書き込み電圧が取り去られるとソース領
域１１の帯電状態はそのまま保持される。
書き込みのアドレスイングは、チヤンネル部の
構成により２通り存在する。チヤンネル幅が狭
く、かつ不純物密度が十分に低く設定されて十分
に高い電位障壁がチヤンネル中に生じている場合
には(イ)、ビツト線に正電圧を印加しただけでは、
電位障壁を十分に低くすることができず、書き込
もうとするメモリセルのゲートにビツト線に電圧
を加えると同時にワード線により順方向電圧を印
加して電位障壁を下げて書き込みを行う。この場
合には、ワード線に電圧が印加されないメモリセ
ルにはデータは書き込まれない。チヤンネル部が
ビツト線に正電圧を加えるだけで十分ソースから
の電子の流出を行わせるような状態になつている
場合には(ロ)、データを書き込まないメモリセルの
ゲートにワード線を通して逆方向電圧が加わるよ
うにしておけばよい。データの読み出しは、(イ)の
場合には、ワード線に順方向電圧（この例では正
電圧）を加えると、あるいは逆方向にバイアスさ
れていた場合にはＯ電圧にもどすと、ドレイン１
３から正電位状態にあるソース１１に電子が流れ
込み、その時の電流の有無によつて、データの蓄
積の有無が検出される。すなわちチヤンネルが開
いて、ソース・ドレイン間が導通するから、ソー
ス領域の電位が外部に読み出される。第１図ｂ，
ｃの構造だと、ソース領域１１から電子が流出し
て、ソース領域の電位が高くなると、ソース領域
１１から基板１５側に延びる空乏層が次第に拡が
つて、蓄積容量Ｃが減少して、ソース領域に帯電
する電荷量Ｑに対する電位Ｑ／Ｃが急激に高くな
る。こうした電位の変化が不都合の場合には、第
１図ｄに示すようにソース領域１１と基板１５の
間に高抵抗領域１９を挿入すればよい。この例で
は高抵抗領域１９はP-層になつているが、n-層
でもよく、ソース領域１１と基板１５の拡散電位
により空乏層となるような不純物密度及び厚さに
選定する。こうすると、ソース領域の電位によら
ず、蓄積用容量Ｃは一定に保たれ、ソースから流
出した電荷Ｑに対して、ソースの電位は簡単に
Ｑ／Ｃで与えられる。もちろん、ソースから流出
する電荷量に対し所望の電位変化をするようにソ
ース領域１１と基板１５の間に不純物分布を設け
ることも有効である。第１図ｄには、各メモリセ
ルのゲート間に分離用のｎ領域２０が設けられて
いる。これは、隣り合うメモリセルのゲート間に
パンチスルー電流が流れないようにするためのも
ので、隣り合うメモリセルのゲート間でパンチス
ルー電流が流れるような場合には、この分離用の
領域２０を挿入すればよい。上述した動作と殆ん
ど同様のメモリセルが、ベースが殆んどもしくは
完全にパンチスルー状態にあるバイポーラトラン
ジスタによつても構成できる。その一例を、第１
図ｅに示す。ベースが殆んどパンチスルー状態に
あるバイポーラトランジスタがSITとよく似た動
作をすることは、すでに特願昭52―15879号「半
導体装置及び半導体集積回路」及び特願昭52―
17327号「半導体集積回路」上詳述してある。P-
領域１４″の不純物密度が十分低くまたその厚さ
も十分薄いときには、前述した(ロ)の場合の動作と
なり、P-領域の不純物密度が高いかもしくは厚
さが厚い場合には前述した(イ)の場合の動作とな
る。
構成により２通り存在する。チヤンネル幅が狭
く、かつ不純物密度が十分に低く設定されて十分
に高い電位障壁がチヤンネル中に生じている場合
には(イ)、ビツト線に正電圧を印加しただけでは、
電位障壁を十分に低くすることができず、書き込
もうとするメモリセルのゲートにビツト線に電圧
を加えると同時にワード線により順方向電圧を印
加して電位障壁を下げて書き込みを行う。この場
合には、ワード線に電圧が印加されないメモリセ
ルにはデータは書き込まれない。チヤンネル部が
ビツト線に正電圧を加えるだけで十分ソースから
の電子の流出を行わせるような状態になつている
場合には(ロ)、データを書き込まないメモリセルの
ゲートにワード線を通して逆方向電圧が加わるよ
うにしておけばよい。データの読み出しは、(イ)の
場合には、ワード線に順方向電圧（この例では正
電圧）を加えると、あるいは逆方向にバイアスさ
れていた場合にはＯ電圧にもどすと、ドレイン１
３から正電位状態にあるソース１１に電子が流れ
込み、その時の電流の有無によつて、データの蓄
積の有無が検出される。すなわちチヤンネルが開
いて、ソース・ドレイン間が導通するから、ソー
ス領域の電位が外部に読み出される。第１図ｂ，
ｃの構造だと、ソース領域１１から電子が流出し
て、ソース領域の電位が高くなると、ソース領域
１１から基板１５側に延びる空乏層が次第に拡が
つて、蓄積容量Ｃが減少して、ソース領域に帯電
する電荷量Ｑに対する電位Ｑ／Ｃが急激に高くな
る。こうした電位の変化が不都合の場合には、第
１図ｄに示すようにソース領域１１と基板１５の
間に高抵抗領域１９を挿入すればよい。この例で
は高抵抗領域１９はP-層になつているが、n-層
でもよく、ソース領域１１と基板１５の拡散電位
により空乏層となるような不純物密度及び厚さに
選定する。こうすると、ソース領域の電位によら
ず、蓄積用容量Ｃは一定に保たれ、ソースから流
出した電荷Ｑに対して、ソースの電位は簡単に
Ｑ／Ｃで与えられる。もちろん、ソースから流出
する電荷量に対し所望の電位変化をするようにソ
ース領域１１と基板１５の間に不純物分布を設け
ることも有効である。第１図ｄには、各メモリセ
ルのゲート間に分離用のｎ領域２０が設けられて
いる。これは、隣り合うメモリセルのゲート間に
パンチスルー電流が流れないようにするためのも
ので、隣り合うメモリセルのゲート間でパンチス
ルー電流が流れるような場合には、この分離用の
領域２０を挿入すればよい。上述した動作と殆ん
ど同様のメモリセルが、ベースが殆んどもしくは
完全にパンチスルー状態にあるバイポーラトラン
ジスタによつても構成できる。その一例を、第１
図ｅに示す。ベースが殆んどパンチスルー状態に
あるバイポーラトランジスタがSITとよく似た動
作をすることは、すでに特願昭52―15879号「半
導体装置及び半導体集積回路」及び特願昭52―
17327号「半導体集積回路」上詳述してある。P-
領域１４″の不純物密度が十分低くまたその厚さ
も十分薄いときには、前述した(ロ)の場合の動作と
なり、P-領域の不純物密度が高いかもしくは厚
さが厚い場合には前述した(イ)の場合の動作とな
る。
第１図に示された実施例では、基板とゲート間
にパンチスルー電流を流れないように配慮すると
か、ソース領域に蓄積された電荷が十分長い時間
保持されるとかの要請から、あまり高い電位を各
領域に与えることができないという制限が存在す
る。また、ゲート容量が大きく、ワード線の容量
が大きくなつて高速化をさまたげることがある。
にパンチスルー電流を流れないように配慮すると
か、ソース領域に蓄積された電荷が十分長い時間
保持されるとかの要請から、あまり高い電位を各
領域に与えることができないという制限が存在す
る。また、ゲート容量が大きく、ワード線の容量
が大きくなつて高速化をさまたげることがある。
SITメモリには、第１図の例のように半導体内
部に埋込んだ浮遊領域と基板の間に蓄積容量を設
けるのではなく、半導体表面にMOS容量を設け
たメモリとすることも可能である。このタイプの
SITメモリにも同様にパンチスルー電流の問題、
大きいゲート容量によるワード線容量の増大によ
る高速化の低下の欠点が存在する。
部に埋込んだ浮遊領域と基板の間に蓄積容量を設
けるのではなく、半導体表面にMOS容量を設け
たメモリとすることも可能である。このタイプの
SITメモリにも同様にパンチスルー電流の問題、
大きいゲート容量によるワード線容量の増大によ
る高速化の低下の欠点が存在する。
本発明の目的は、こうした欠点を克服し所望の
電位を各領域に加えられるようにしてしかもワー
ド線容量を小さくして高速の書き込み、読み出し
が行えるようにした半導体メモリを提供すること
である。
電位を各領域に加えられるようにしてしかもワー
ド線容量を小さくして高速の書き込み、読み出し
が行えるようにした半導体メモリを提供すること
である。
以下、図面を用いて本発明を詳細に説明する。
第２図に本発明の一具体例を示す。第２図ａは、
平面図、第２図ｂはAA′線に沿つた断面図、第２
図ｃはBB′線に沿つた断面図、第２図ｄは本発明
のメモリセルの他の断面構造である。第２図ｂ，
ｃの断面図から明らかなように、各メモリセルは
基板１５に達するＰ領域１４″によつて分離され
ている。基本的には各領域の役割は第１図と同じ
である。分離用Ｐ領域１４″を導入することによ
つて、隣り合うメモリセルのゲート間及びゲート
１４と基板１５間にパンチスルー電流が流れるこ
とはなくなる。同時に、同心円状に外部に存在す
るチヤンネルをその中に存在するゲート１４で制
御する中型ゲート構造になつていることから、ゲ
ート容量が減少して、ワード線の容量が小さくな
り高速化が一層進められる。各メモリセルのゲー
ト間はAl、Mo等の金属もしくは低抵抗ポリシリ
コンなどの配線１４′によつて接続され、ワード
線が形成されている。同じく、各メモリセルのド
レイン１３は、Al，Mo等の金属１３′により接続
されビツト線を構成している。書き込み、スト
ア、読み出しの動作及び各領域の不純物密度の寸
法は、第１図について述べたことと殆んど同様で
ある。蓄積容量は浮遊領域１１と基板１５の間で
形成される。浮遊領域の寸法及び基板の不純物密
度は、蓄積容量が所望の値たとえば0.18PFにな
るように選定する。23μｍφ程度のメモリセルで
書き込み電圧たとえば10Vのときに0.18PFの容量
を実現するには、基板の不純物密度を１×1017cm
-3程度にすればよい。また、第２図のメモリでは
各メモリセルがコンパクトに配列できること、絶
縁層１６を厚くしたり、ドレイン１３をできるだ
け薄く（たとえば0.3μｍ以下）、しかも隣り合う
Ｐ領域１４，１４″から離して構成すれば、従来
のメモリのビツト線容量の1/10程度にはできるか
ら、蓄積容量も0.018pFでよくメモリセルの大き
さも７μｍφ程度になる。この中型構造メモリセ
ルでは、外側の切り離しゲートが各メモリセルの
分離領域を構成していて、面積効率がきわめてよ
い。また、第１図のものにくらべれば、蓄積容量
を大きくし易い。
第２図に本発明の一具体例を示す。第２図ａは、
平面図、第２図ｂはAA′線に沿つた断面図、第２
図ｃはBB′線に沿つた断面図、第２図ｄは本発明
のメモリセルの他の断面構造である。第２図ｂ，
ｃの断面図から明らかなように、各メモリセルは
基板１５に達するＰ領域１４″によつて分離され
ている。基本的には各領域の役割は第１図と同じ
である。分離用Ｐ領域１４″を導入することによ
つて、隣り合うメモリセルのゲート間及びゲート
１４と基板１５間にパンチスルー電流が流れるこ
とはなくなる。同時に、同心円状に外部に存在す
るチヤンネルをその中に存在するゲート１４で制
御する中型ゲート構造になつていることから、ゲ
ート容量が減少して、ワード線の容量が小さくな
り高速化が一層進められる。各メモリセルのゲー
ト間はAl、Mo等の金属もしくは低抵抗ポリシリ
コンなどの配線１４′によつて接続され、ワード
線が形成されている。同じく、各メモリセルのド
レイン１３は、Al，Mo等の金属１３′により接続
されビツト線を構成している。書き込み、スト
ア、読み出しの動作及び各領域の不純物密度の寸
法は、第１図について述べたことと殆んど同様で
ある。蓄積容量は浮遊領域１１と基板１５の間で
形成される。浮遊領域の寸法及び基板の不純物密
度は、蓄積容量が所望の値たとえば0.18PFにな
るように選定する。23μｍφ程度のメモリセルで
書き込み電圧たとえば10Vのときに0.18PFの容量
を実現するには、基板の不純物密度を１×1017cm
-3程度にすればよい。また、第２図のメモリでは
各メモリセルがコンパクトに配列できること、絶
縁層１６を厚くしたり、ドレイン１３をできるだ
け薄く（たとえば0.3μｍ以下）、しかも隣り合う
Ｐ領域１４，１４″から離して構成すれば、従来
のメモリのビツト線容量の1/10程度にはできるか
ら、蓄積容量も0.018pFでよくメモリセルの大き
さも７μｍφ程度になる。この中型構造メモリセ
ルでは、外側の切り離しゲートが各メモリセルの
分離領域を構成していて、面積効率がきわめてよ
い。また、第１図のものにくらべれば、蓄積容量
を大きくし易い。
第２図ｄは本発明の他の具体例で、ドレイン接
触電極１３′がドレイン領域１３全部に設けられ
た例である。
触電極１３′がドレイン領域１３全部に設けられ
た例である。
第２図で示した中型ゲート構造では、小さなゲ
ートで広いチヤンネルを有効に制御できることか
ら変換コンダクタンスgmが大きく、ワード線容
量はきわめて小さくなり、高速化する。
ートで広いチヤンネルを有効に制御できることか
ら変換コンダクタンスgmが大きく、ワード線容
量はきわめて小さくなり、高速化する。
ビツト線容量を小さくして、メモリセルを小さ
くして集積度を向上させるには、絶縁層１６の厚
さを薄くすると同時に、ドレイン領域１３を薄く
すること、及びP+領域１４やＰ領域１４″から離
して構成することが有効である。ドレイン領域を
小さくしても電流は集束されるからほとんど影響
されない。
くして集積度を向上させるには、絶縁層１６の厚
さを薄くすると同時に、ドレイン領域１３を薄く
すること、及びP+領域１４やＰ領域１４″から離
して構成することが有効である。ドレイン領域を
小さくしても電流は集束されるからほとんど影響
されない。
第３図に、表面にMOS構造蓄積容量を備え
た、本発明の他の具体例を示す。平面図は第２図
ａと同様同心円状に構成されたメモリセルの場合
について、それぞれAA′線，BB′線に沿う断面図
を第３図ａ，ｂに示す。ビツト線２３が半導体内
部に埋込まれたn+領域２３により構成されてい
る。蓄積容量はn+領域２１とAl，Mo等の金属も
しくは低抵抗ポリシリコンあるいはこれ等を組み
合せた電極２１′との間に形成される。書き込み
は、ワード線１４′に正方向電圧を印加してチヤ
ンネルを導通状態にしたとき、ビツト線２３に正
電圧を印加することによつて行う。n+領域２１
から電子がビツト線に流れて領域２１は正に帯電
する。ワード線の正方向電圧が除去されると、こ
の帯電状態はそのまま保持される。ワード線に正
方向電圧を印加してチヤンネルを導通状態にすれ
ば、この帯電状態は外部に読み出せる。ビツト線
２３の容量を減少するには、ビツト線２３と基板
の間に高抵抗領域（n-，P-またはｉ領域）を挿
入したり、Ｐ領域１４″とビツト線を少し離した
りすればよい。蓄積容量を増加するためにn+領
域２１の上の絶縁層は薄く形成されている。たと
えば100Å〜1500Åである。絶縁層の他の部分は
ワード線容量を減少させるために厚くなされてい
る。たとえば3000Å〜２μｍである。
た、本発明の他の具体例を示す。平面図は第２図
ａと同様同心円状に構成されたメモリセルの場合
について、それぞれAA′線，BB′線に沿う断面図
を第３図ａ，ｂに示す。ビツト線２３が半導体内
部に埋込まれたn+領域２３により構成されてい
る。蓄積容量はn+領域２１とAl，Mo等の金属も
しくは低抵抗ポリシリコンあるいはこれ等を組み
合せた電極２１′との間に形成される。書き込み
は、ワード線１４′に正方向電圧を印加してチヤ
ンネルを導通状態にしたとき、ビツト線２３に正
電圧を印加することによつて行う。n+領域２１
から電子がビツト線に流れて領域２１は正に帯電
する。ワード線の正方向電圧が除去されると、こ
の帯電状態はそのまま保持される。ワード線に正
方向電圧を印加してチヤンネルを導通状態にすれ
ば、この帯電状態は外部に読み出せる。ビツト線
２３の容量を減少するには、ビツト線２３と基板
の間に高抵抗領域（n-，P-またはｉ領域）を挿
入したり、Ｐ領域１４″とビツト線を少し離した
りすればよい。蓄積容量を増加するためにn+領
域２１の上の絶縁層は薄く形成されている。たと
えば100Å〜1500Åである。絶縁層の他の部分は
ワード線容量を減少させるために厚くなされてい
る。たとえば3000Å〜２μｍである。
第２図，第３図に示した実施例は、本発明の半
導体メモリの一具体例を示したものであり、これ
らに限らないことはいうまでもない。導電型を全
く反転した構造のものでも、印加する電圧の極性
を反対にすれば同様の動作をする。また、ゲート
は全て接合型で示したが、ゲートは接合型に限る
ものではなく、シヨツトキー型，MOS・MIS型
など整流性を示すものであればよい。
導体メモリの一具体例を示したものであり、これ
らに限らないことはいうまでもない。導電型を全
く反転した構造のものでも、印加する電圧の極性
を反対にすれば同様の動作をする。また、ゲート
は全て接合型で示したが、ゲートは接合型に限る
ものではなく、シヨツトキー型，MOS・MIS型
など整流性を示すものであればよい。
また、具体例としては主にSITで本発明の半導
体メモリを説明したが、電界効果トランジスタ
（FET）でもよいことは勿論である。二つの主電
極が立体的に構成され、一方が半導体内部もしく
は表面に浮遊領域となつており、二つの主電極間
のキヤリアの流出流入が中型ゲート電極すなわち
中型制御電極により制御されるものであり、各メ
モリセルがチヤンネルと反対導電型領域により分
離されるものであれば、如何なるものでもよい。
チヤンネルの構造も、ここでは同心円状のものに
限つて図示したが、矩形，正方向形，楕円，スト
ライプ状等如何なるものでもよい。浮遊電極を内
部に設けた第２図のもので、表面の主電極の接触
電極を第２図ｃのように一部に設けてもよいし、
第２図ｄのように全面に設けてもよい。第３図
の、表面の主電極を浮遊領域にしたものでは、全
面にMOS容量を設けたものが図示されている
が、一部でもよいことは勿論である。
体メモリを説明したが、電界効果トランジスタ
（FET）でもよいことは勿論である。二つの主電
極が立体的に構成され、一方が半導体内部もしく
は表面に浮遊領域となつており、二つの主電極間
のキヤリアの流出流入が中型ゲート電極すなわち
中型制御電極により制御されるものであり、各メ
モリセルがチヤンネルと反対導電型領域により分
離されるものであれば、如何なるものでもよい。
チヤンネルの構造も、ここでは同心円状のものに
限つて図示したが、矩形，正方向形，楕円，スト
ライプ状等如何なるものでもよい。浮遊電極を内
部に設けた第２図のもので、表面の主電極の接触
電極を第２図ｃのように一部に設けてもよいし、
第２図ｄのように全面に設けてもよい。第３図
の、表面の主電極を浮遊領域にしたものでは、全
面にMOS容量を設けたものが図示されている
が、一部でもよいことは勿論である。
本発明の具体例の構造は、従来公知の選択成
長，選択拡散，イオン打ち込み，微細加工，選択
エツチング，プラズマエツチング，スパツタリン
グ，熱酸化，CVD法等の諸技術を駆使すれば容
易に製造できる。
長，選択拡散，イオン打ち込み，微細加工，選択
エツチング，プラズマエツチング，スパツタリン
グ，熱酸化，CVD法等の諸技術を駆使すれば容
易に製造できる。
本発明の半導体メモリは、バルク伝導を用い、
しかもキヤリアの移動を電界によつて行うため書
き込み読み出し速度が速く、しかも立体構造を取
つているため大容量化が行え、各メモリセルがチ
ヤンネルと反対導電型領域により分離されている
ため、動作電位の選択に制限が少なく、中型ゲー
ト構造をとることからワード線容量が減少してき
わめて高速の動作が行え、その工業的価値は非常
に高い。
しかもキヤリアの移動を電界によつて行うため書
き込み読み出し速度が速く、しかも立体構造を取
つているため大容量化が行え、各メモリセルがチ
ヤンネルと反対導電型領域により分離されている
ため、動作電位の選択に制限が少なく、中型ゲー
ト構造をとることからワード線容量が減少してき
わめて高速の動作が行え、その工業的価値は非常
に高い。
第１図ａ乃至ｆは従来のSITメモリ、第２図ａ
乃至ｄは本発明の半導体メモリ、第３図ａ乃至ｂ
は本発明の半導体メモリである。
乃至ｄは本発明の半導体メモリ、第３図ａ乃至ｂ
は本発明の半導体メモリである。
Claims (1)
- 【特許請求の範囲】 １ 同導電型高不純物密度領域よりなる二つの主
電極を半導体表面と内部にそれぞれ半導体表面に
対してほぼ垂直に設け、前記二つの主電極の一方
を浮遊電極となし、前記両電極間に存在する電位
障壁を反対導電型不純物領域よりなる中型構造制
御電極とメモリセル間に設けた分離領域により制
御すべくなし、前記制御電極よりなるワード用列
線及び前記主電極に接続されたビツト用行線の行
列線からなるマトリツクスの交点中少なくとも一
部に前記メモリセルを含んだことを特徴とする半
導体メモリ。 ２ 前記半導体表面に設けられ主電極を浮遊電極
となし、前記浮遊電極上に絶縁層を介して電極を
設けたことを特徴とする前記特許請求の範囲第１
項記載の半導体メモリ。 ３ 前記半導体内部に設けられた主電極を浮遊電
極となし、前記半導体表面に設けられた主電極を
ビツト線に接続したことを特徴とする前記特許請
求の範囲第１項記載の半導体メモリ。 ４ 前記制御電極を接合型、シヨツトキー型、
MIS型電極となしたことを特徴とする前記特許請
求の範囲第１項記載の半導体メモリ。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11431677A JPS5447587A (en) | 1977-09-22 | 1977-09-22 | Semiconductor memory |
| US05/920,542 US4284997A (en) | 1977-07-07 | 1978-06-29 | Static induction transistor and its applied devices |
| NL7807236A NL191914C (nl) | 1977-07-07 | 1978-07-04 | Halfgeleiderinrichting. |
| GB7828927A GB2000908B (en) | 1977-07-07 | 1978-07-05 | Static induction transistor and its applied devices |
| DE2858190A DE2858190C2 (ja) | 1977-07-07 | 1978-07-07 | |
| FR7820381A FR2397070A1 (fr) | 1977-07-07 | 1978-07-07 | Transistor a induction, statique et montage comportant de tels transistors |
| DE2829966A DE2829966C2 (de) | 1977-07-07 | 1978-07-07 | Halbleiterspeichervorrichtung |
| DE2858191A DE2858191C2 (ja) | 1977-07-07 | 1978-07-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11431677A JPS5447587A (en) | 1977-09-22 | 1977-09-22 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5447587A JPS5447587A (en) | 1979-04-14 |
| JPS6158984B2 true JPS6158984B2 (ja) | 1986-12-13 |
Family
ID=14634795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11431677A Granted JPS5447587A (en) | 1977-07-07 | 1977-09-22 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5447587A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994455A (ja) * | 1983-10-31 | 1984-05-31 | Hitachi Ltd | 半導体メモリ |
| WO2016203196A1 (en) * | 2015-06-16 | 2016-12-22 | Dyson Technology Limited | Diffuser |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3986180A (en) * | 1975-09-22 | 1976-10-12 | International Business Machines Corporation | Depletion mode field effect transistor memory system |
-
1977
- 1977-09-22 JP JP11431677A patent/JPS5447587A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5447587A (en) | 1979-04-14 |
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