JPH0499059A - ゲートアレイ用遅延回路 - Google Patents
ゲートアレイ用遅延回路Info
- Publication number
- JPH0499059A JPH0499059A JP2208933A JP20893390A JPH0499059A JP H0499059 A JPH0499059 A JP H0499059A JP 2208933 A JP2208933 A JP 2208933A JP 20893390 A JP20893390 A JP 20893390A JP H0499059 A JPH0499059 A JP H0499059A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mosfet
- inverter circuit
- type
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路、殊にゲートアレイ用半導体集
積回路の遅延回路に関する。
積回路の遅延回路に関する。
従来のゲートアレイにおける遅延回路はインバータ回路
を複数個、縦列に接続して遅延時間を作りだしていた。
を複数個、縦列に接続して遅延時間を作りだしていた。
また開示された技術としては特許出願公開昭６４−４９
８１６に示されているように電圧降下を起す回路を経て
複数個の縦列接続したインバータ回路等があった。
８１６に示されているように電圧降下を起す回路を経て
複数個の縦列接続したインバータ回路等があった。
〔発明が解決しよ５とする課題〕
従来のインバータ回路を複数個、縦列接続する回路方式
はゲートアレイの場合、１個のインバータ回路の能力が
決っており、かつ高速に設計されているので、一定の遅
延時間を得る為には非常に多（の数のインバータ回路を
必要としたぁまた特許出願公開昭６４−５９８１６の様
に等何曲に電圧降下を起す素子を経た場合には出力信号
が電源まで振り切れないので次段のゲートを完全にオン
、オンすることが出来ないとい５問題点があったそこで
本発明は以上の問題点を解決すべ（、比較的、少ない素
子数でかつ、次段のゲートを完全に制御できるゲートア
レイ用遅延回路を提供することを目的とする。
はゲートアレイの場合、１個のインバータ回路の能力が
決っており、かつ高速に設計されているので、一定の遅
延時間を得る為には非常に多（の数のインバータ回路を
必要としたぁまた特許出願公開昭６４−５９８１６の様
に等何曲に電圧降下を起す素子を経た場合には出力信号
が電源まで振り切れないので次段のゲートを完全にオン
、オンすることが出来ないとい５問題点があったそこで
本発明は以上の問題点を解決すべ（、比較的、少ない素
子数でかつ、次段のゲートを完全に制御できるゲートア
レイ用遅延回路を提供することを目的とする。
本発明のゲートアレイ用遅延回路は
α） 第１の電源と第２の電源を有し、また第１の導電
型のＭＯＳＦＥＴと第２の導電型のＭＯＳ ＦＥＴを有
するゲートアレイ用半導体集積回路において、 ｂ） 前段のＣ！ＭＯＳインバータ回路の出力を次段の
ＣＭＯＳインバータ回路の入力に連続して縦列接続した
構成の複数個のＣＭＯＳインバータ回路群と、 Ｃ） ソース電極を第１の電源端子に接続し、ゲート電
極とドレイン電極を互いに接続した第１の導電型の第１
のＭＯＳＦＥＴと、 ｄ） ソース電極を第２の電源端子に接続し、ゲート電
極とドレイン電極を互いに接続した第２の導電型の第２
のＭＯＳ、ＦＥＴと、 ｇ） 信号電位補正回路からなり、 ｆ） 前記複数個のＣＭＯＳインバータ回路群の一方の
電源は前記第１のＭＯＳＦＥＴのドレイン電極から供給
され、他方の電源は前記第２０Ｍ０８ＦＥＴのドレイン
電極から供給され、ｇ） 前記信号電位補正回路には前
記複数個のＣＭＯＳインバータ回路群の最初の入力信号
と最終段の出力信号を入力したことを特徴とする。
型のＭＯＳＦＥＴと第２の導電型のＭＯＳ ＦＥＴを有
するゲートアレイ用半導体集積回路において、 ｂ） 前段のＣ！ＭＯＳインバータ回路の出力を次段の
ＣＭＯＳインバータ回路の入力に連続して縦列接続した
構成の複数個のＣＭＯＳインバータ回路群と、 Ｃ） ソース電極を第１の電源端子に接続し、ゲート電
極とドレイン電極を互いに接続した第１の導電型の第１
のＭＯＳＦＥＴと、 ｄ） ソース電極を第２の電源端子に接続し、ゲート電
極とドレイン電極を互いに接続した第２の導電型の第２
のＭＯＳ、ＦＥＴと、 ｇ） 信号電位補正回路からなり、 ｆ） 前記複数個のＣＭＯＳインバータ回路群の一方の
電源は前記第１のＭＯＳＦＥＴのドレイン電極から供給
され、他方の電源は前記第２０Ｍ０８ＦＥＴのドレイン
電極から供給され、ｇ） 前記信号電位補正回路には前
記複数個のＣＭＯＳインバータ回路群の最初の入力信号
と最終段の出力信号を入力したことを特徴とする。
本発明の上記の構成によれば第１のＭＯＳ ＦＥＴ、及
び第２のＭＯＳＦＥＴにより電圧降下を引き起した後、
ＣＭＯＳインバータ回路群に電源が供給されているので
、少い素子で大きな遅延時間が得られ、かつ信号電位補
正回路により、出力信号は電源電圧間を振り切った信号
となる。
び第２のＭＯＳＦＥＴにより電圧降下を引き起した後、
ＣＭＯＳインバータ回路群に電源が供給されているので
、少い素子で大きな遅延時間が得られ、かつ信号電位補
正回路により、出力信号は電源電圧間を振り切った信号
となる。
第１図は本発明の第一の実施例の回路図である。第１図
において１０１，１０３，１０５．１・０７ ハＰ型Ｍ
Ｏ３Ｆ’ＥＴであり、ｉ０２，１０４゜１０６．１０８
はＮ型ＭＱＳＮＥＴである。Ｐ型ＭｏｓＦＥＴ１０１ｍ
１０３，１０５，１０７のソース電極は共通に接続され
、またＮ型ＭＯ８ＦＥＴＩＱ２，１０４，１０６，１０
８のソース電極には共通に接続されている。Ｐ型Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ１０１とＮ型ＭＯＳＦＥＴ１０２のゲー
ト電極及びドレイン電極はそれぞれ互いに接続され、Ｃ
ＭＯＳインバータ回路を構成している。またＭＯＳＦＥ
Ｔ１０３と１０４、ＭＯＳＦＥＴ１０５と１０６、ＭＯ
ＳＦＥＴ１０７と１０８でそれぞれ同様にインバータ回
路を構成している。そして以上の４個のインバータ回路
の前段の出力であるドレイン電極は次段の入力であるゲ
ート電極にそれぞれ接続されている。但し、ＭＯＳＦＥ
Ｔ１０１と１０２からなる最初のインバータ回路のゲー
ト電極は入力信号端子１４に接続され、ＭＯＳＦＥＴ１
０７と１０８からなる最後のインバータ回路のドレイン
電極は出力信号端子１５に接続されている。Ｐ型ＭＯＳ
ＦＥＴＩ １のソース電極は正極の電源端子である＋Ｖ
ＤＤに接続され、またゲート電極とドレイン電極は共通
に接続され、かつＰ型ＭＯＳＦＥＴ１０１，１０５，１
０５，１０７のソース電極に接続されている。Ｎ型ＭＯ
５ＦＥＴ１２のソース電極は負極の電源端子であるーＶ
ＳＳに接続され、またゲート電極とドレイン電極は共通
に接続され、かつＮ型ＭＯＳＦＥＴ１０２，１０４．１
０６，１０８のソース電極に接続されている。したがっ
てＰ型ＭＯＳＦＥＴ１１及びＮ型Ｍｏ５ＦＥＴ１２にお
いて、それぞれのスレッショルド電圧にほぼ等しい電圧
降下が起き、ＭＯＳＦＥＴ１０１〜１０８からなるイン
バータ回路群はその分子ＶＤＤ〜−ＶＳＳ間より低い電
圧で動作することになる。入力信号端子１４から入力し
た信号はＭＯＳＦＥＴＩ ０１〜１０８からなるインバ
ータ回路群を経て出力信号端子１５から出力される。こ
のときＭＯＳＦＥＴ１１及び１２によって電圧降下があ
り、インバータ回路群は低い電圧で動作しているのでイ
ンバータ回路の段数の割に大きな遅延時間が得られる。
において１０１，１０３，１０５．１・０７ ハＰ型Ｍ
Ｏ３Ｆ’ＥＴであり、ｉ０２，１０４゜１０６．１０８
はＮ型ＭＱＳＮＥＴである。Ｐ型ＭｏｓＦＥＴ１０１ｍ
１０３，１０５，１０７のソース電極は共通に接続され
、またＮ型ＭＯ８ＦＥＴＩＱ２，１０４，１０６，１０
８のソース電極には共通に接続されている。Ｐ型Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ１０１とＮ型ＭＯＳＦＥＴ１０２のゲー
ト電極及びドレイン電極はそれぞれ互いに接続され、Ｃ
ＭＯＳインバータ回路を構成している。またＭＯＳＦＥ
Ｔ１０３と１０４、ＭＯＳＦＥＴ１０５と１０６、ＭＯ
ＳＦＥＴ１０７と１０８でそれぞれ同様にインバータ回
路を構成している。そして以上の４個のインバータ回路
の前段の出力であるドレイン電極は次段の入力であるゲ
ート電極にそれぞれ接続されている。但し、ＭＯＳＦＥ
Ｔ１０１と１０２からなる最初のインバータ回路のゲー
ト電極は入力信号端子１４に接続され、ＭＯＳＦＥＴ１
０７と１０８からなる最後のインバータ回路のドレイン
電極は出力信号端子１５に接続されている。Ｐ型ＭＯＳ
ＦＥＴＩ １のソース電極は正極の電源端子である＋Ｖ
ＤＤに接続され、またゲート電極とドレイン電極は共通
に接続され、かつＰ型ＭＯＳＦＥＴ１０１，１０５，１
０５，１０７のソース電極に接続されている。Ｎ型ＭＯ
５ＦＥＴ１２のソース電極は負極の電源端子であるーＶ
ＳＳに接続され、またゲート電極とドレイン電極は共通
に接続され、かつＮ型ＭＯＳＦＥＴ１０２，１０４．１
０６，１０８のソース電極に接続されている。したがっ
てＰ型ＭＯＳＦＥＴ１１及びＮ型Ｍｏ５ＦＥＴ１２にお
いて、それぞれのスレッショルド電圧にほぼ等しい電圧
降下が起き、ＭＯＳＦＥＴ１０１〜１０８からなるイン
バータ回路群はその分子ＶＤＤ〜−ＶＳＳ間より低い電
圧で動作することになる。入力信号端子１４から入力し
た信号はＭＯＳＦＥＴＩ ０１〜１０８からなるインバ
ータ回路群を経て出力信号端子１５から出力される。こ
のときＭＯＳＦＥＴ１１及び１２によって電圧降下があ
り、インバータ回路群は低い電圧で動作しているのでイ
ンバータ回路の段数の割に大きな遅延時間が得られる。
破線１６に囲まれた中の回路によって信号電位補正回路
が構成される。１３１はＮ Ａ’Ｎ Ｄ回路、１３２は
ＮＯＲ回路、１３６はＰ型ＭＯ５ＦＥＴ１６４はＮ型Ｍ
Ｏ８ＦＥＴである。Ｐ型ＭＯＳＦＥＴ１５５及びＮ型Ｍ
ＯＳＦＥＴ１５４のソース電極はそれぞれ＋ＶＤ、Ｄ、
−ＶＳＳに接続されまたドレイン電極は互いに接続され
、かつ出力信号端子１５に接続されている。またＰ型Ｍ
ＯＳＦＥＴ１３３及びＮ型ＭＯ３，ＦＥＴ１３４のゲー
ト電極にはそれぞれＮＡＮＤ回路１５１．ＮＯＲ回路１
３２のそれぞれの第１人力ゲートには共に入力信号端子
１４が接続され、またそれぞれの第２人力ゲートには共
に出力信号端子１５が接続されている。
が構成される。１３１はＮ Ａ’Ｎ Ｄ回路、１３２は
ＮＯＲ回路、１３６はＰ型ＭＯ５ＦＥＴ１６４はＮ型Ｍ
Ｏ８ＦＥＴである。Ｐ型ＭＯＳＦＥＴ１５５及びＮ型Ｍ
ＯＳＦＥＴ１５４のソース電極はそれぞれ＋ＶＤ、Ｄ、
−ＶＳＳに接続されまたドレイン電極は互いに接続され
、かつ出力信号端子１５に接続されている。またＰ型Ｍ
ＯＳＦＥＴ１３３及びＮ型ＭＯ３，ＦＥＴ１３４のゲー
ト電極にはそれぞれＮＡＮＤ回路１５１．ＮＯＲ回路１
３２のそれぞれの第１人力ゲートには共に入力信号端子
１４が接続され、またそれぞれの第２人力ゲートには共
に出力信号端子１５が接続されている。
さて入力信号端子１４から入力した信号は前述したよう
にＰ型ＭＯＳＦＥＴＩ ０７とＮ型ＭＯＳＦＥＴ１０８
からなる最終段のインバータ回路から出力されるが、Ｍ
ＯＳＦＥＴ１１及び１２により電圧降下をしていて、電
源電位の間まで振り切れる信号となっていないので、そ
のままでは次段の回路へ信号として送ったとき、完全に
オン、オフさせるだけの制御信号とならずト″ランジス
タ間の短絡電流等を生ずる原因となりＣＭＯＳ回路とし
ては不完全な信号となる。したがってＭＯＳＦＥＴ１０
７と１０８からなるインバータ回路の出力信号はＮＡＮ
Ｄ回路１３１とＰ型ＭＯＳ ＦＥＴ１６３、そしてＮＯ
Ｒ回路１３２とＮ型ＭＯＳＦＥＴ１３４を経て出力信号
端子１５から出力することにより＋ＶＤＤ〜−ＶＳＳ電
源間の信号となる。またＰ型ＭＯ，５ＦＥＴ１５３とＮ
型ＭＯＳＦＥＴ１５４の共通ドレイン電極とＰ型ＭＯ８
ＦＥＴ１０７とＮ型ＭＯＳＦＥＴ１０８の共通ドレイン
電極を接続し、帰還させることによりＮＡＮＤ回路１５
１及びＮＯＲ回路において短絡電流が流れることを防い
でいる。また入力信号端子１４をＮＡＮＤ回路１３１及
びＮＯＲ回路１３２のそれぞれ第１ゲートに入力するこ
とにより、ＭＯ８ＦＥ’Ｉ’１５５，１５４とＭＯＳＦ
ＥＴ１０７．１ ［１８の競合が起らないようにしてい
る。
にＰ型ＭＯＳＦＥＴＩ ０７とＮ型ＭＯＳＦＥＴ１０８
からなる最終段のインバータ回路から出力されるが、Ｍ
ＯＳＦＥＴ１１及び１２により電圧降下をしていて、電
源電位の間まで振り切れる信号となっていないので、そ
のままでは次段の回路へ信号として送ったとき、完全に
オン、オフさせるだけの制御信号とならずト″ランジス
タ間の短絡電流等を生ずる原因となりＣＭＯＳ回路とし
ては不完全な信号となる。したがってＭＯＳＦＥＴ１０
７と１０８からなるインバータ回路の出力信号はＮＡＮ
Ｄ回路１３１とＰ型ＭＯＳ ＦＥＴ１６３、そしてＮＯ
Ｒ回路１３２とＮ型ＭＯＳＦＥＴ１３４を経て出力信号
端子１５から出力することにより＋ＶＤＤ〜−ＶＳＳ電
源間の信号となる。またＰ型ＭＯ，５ＦＥＴ１５３とＮ
型ＭＯＳＦＥＴ１５４の共通ドレイン電極とＰ型ＭＯ８
ＦＥＴ１０７とＮ型ＭＯＳＦＥＴ１０８の共通ドレイン
電極を接続し、帰還させることによりＮＡＮＤ回路１５
１及びＮＯＲ回路において短絡電流が流れることを防い
でいる。また入力信号端子１４をＮＡＮＤ回路１３１及
びＮＯＲ回路１３２のそれぞれ第１ゲートに入力するこ
とにより、ＭＯ８ＦＥ’Ｉ’１５５，１５４とＭＯＳＦ
ＥＴ１０７．１ ［１８の競合が起らないようにしてい
る。
以上の回路によって低い電圧で動作する為、遅延時間が
大きく、かつ電源電圧の間を振り切った正常な制御信号
の出力信号を得る遅延回路が実現している。
大きく、かつ電源電圧の間を振り切った正常な制御信号
の出力信号を得る遅延回路が実現している。
第２図は本発明の第２の実施例の回路図である。
第２図においてＰ型ＭＯ８ＦＥＴ２０１．２０３．２０
５とＮ型ＭＯＳＦＥＴ２０２，２０４，２０６によって
インバータ回路群が構成されている第１図のインバータ
回路群は４個つまり偶数個のインバータ回路の例に対し
、第２図のインバータ回路群は３個つまり奇数個のイン
バータ回路の例である。したがって入力信号端子２４と
出力信号端子２５は反転した関係となっている。またＰ
型ＭＯＳＦＥＴ２１とＮ型ＭＯＳＦＥＴ２２は第２図の
それぞれＰ型ＭＯ３ＦＲＴｉ １とＮ型ＭＯＳＦＥＴ１
２に対応し、同等の役目をしている。
５とＮ型ＭＯＳＦＥＴ２０２，２０４，２０６によって
インバータ回路群が構成されている第１図のインバータ
回路群は４個つまり偶数個のインバータ回路の例に対し
、第２図のインバータ回路群は３個つまり奇数個のイン
バータ回路の例である。したがって入力信号端子２４と
出力信号端子２５は反転した関係となっている。またＰ
型ＭＯＳＦＥＴ２１とＮ型ＭＯＳＦＥＴ２２は第２図の
それぞれＰ型ＭＯ３ＦＲＴｉ １とＮ型ＭＯＳＦＥＴ１
２に対応し、同等の役目をしている。
破線２３に囲まれた中の回路によって信号電位補正回路
が構成されている。第１図の信号電位補正回路１６に較
べると第２図の信号電位補正回路２３においてはインバ
ータ回路２６５が追加されている。第２図の回路例は第
１図の回路例とほぼ同様の働きをしている。前述したよ
うに第１図の回路においては入力信号端子１４と出力信
号端子１５は同相の関係となっており、第２図の回路に
おいては入力信号端子２４と出力信号端子２５は逆相の
関係となっている。
が構成されている。第１図の信号電位補正回路１６に較
べると第２図の信号電位補正回路２３においてはインバ
ータ回路２６５が追加されている。第２図の回路例は第
１図の回路例とほぼ同様の働きをしている。前述したよ
うに第１図の回路においては入力信号端子１４と出力信
号端子１５は同相の関係となっており、第２図の回路に
おいては入力信号端子２４と出力信号端子２５は逆相の
関係となっている。
以上、第１図、第２図において具体的回路例をあげたが
、いずれも率なる一例でインバータ回路群の個数は幾つ
でも良い。
、いずれも率なる一例でインバータ回路群の個数は幾つ
でも良い。
またＭＯＳＦＥＴのゲート電極とドレイン電極を接続し
て構成した電圧降下回路は両型源側に用いな（でも片側
のみでも良い。また１段のみならず直列に複数段接続し
て降下電圧を更に太き（しても良い。
て構成した電圧降下回路は両型源側に用いな（でも片側
のみでも良い。また１段のみならず直列に複数段接続し
て降下電圧を更に太き（しても良い。
また信号電位補正回路は第１図と第２図で異なる例をあ
げたように、他の回路例も存在する。
げたように、他の回路例も存在する。
以上、本発明によれば電圧を下げてインバータ回路を動
作させるので少ない数のインバータ回路という効果があ
る。
作させるので少ない数のインバータ回路という効果があ
る。
また信号電位補正回路により１、出力信号は電源間を振
り切った信号として取り出しているので次段のゲートを
完全にオン、オフしリーク電流等を生じさせないという
効果がある。
り切った信号として取り出しているので次段のゲートを
完全にオン、オフしリーク電流等を生じさせないという
効果がある。
また以上の回路は同一形状のトランジスタ群で構成でき
る為、本来、設計自古度の少ないゲートアレイ装置にも
用いることが出来るという効果がある。
る為、本来、設計自古度の少ないゲートアレイ装置にも
用いることが出来るという効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図である。 １１ 、２ ．１ ｚＩ ５゜ ・・・・・・Ｐ型Ｍ １２ 、２ ．１ ３４゜ ・・・・・・Ｎ型Ｍ １５ 、２ １４ 、２ １５ 、２ １６１ 。 １．１０１，１０３，１０５．１０７ ２０１ ．２０５，２０ ５．２５５ ・・・・・・Ｏ
Ｓ ′Ｅ ′Ｅ Ｔ ２．１’０２，１０４，１０６．１０８２０２．２０４
，２０６，２５４ ・・・・・・５ＦＦｉＴ ６・・・・・・・・・・・・・・・信号電位補正回路４
・・・・・・・・・・・・・・・入力信号端子５・・・
・・・・・・・・・・・・出力信号端子２６１・・・・
・・・・・ＮＡＮＤ回路１５２．２５２・・・・・・・
・・ＮＯＲ回路２３５・・・・・・・・・・・・・・・
・・・・・・インバータ回路以上 出願人 セイコーエプソン株式会社
本発明の第２の実施例を示す回路図である。 １１ 、２ ．１ ｚＩ ５゜ ・・・・・・Ｐ型Ｍ １２ 、２ ．１ ３４゜ ・・・・・・Ｎ型Ｍ １５ 、２ １４ 、２ １５ 、２ １６１ 。 １．１０１，１０３，１０５．１０７ ２０１ ．２０５，２０ ５．２５５ ・・・・・・Ｏ
Ｓ ′Ｅ ′Ｅ Ｔ ２．１’０２，１０４，１０６．１０８２０２．２０４
，２０６，２５４ ・・・・・・５ＦＦｉＴ ６・・・・・・・・・・・・・・・信号電位補正回路４
・・・・・・・・・・・・・・・入力信号端子５・・・
・・・・・・・・・・・・出力信号端子２６１・・・・
・・・・・ＮＡＮＤ回路１５２．２５２・・・・・・・
・・ＮＯＲ回路２３５・・・・・・・・・・・・・・・
・・・・・・インバータ回路以上 出願人 セイコーエプソン株式会社
Claims (1)
- （１）ａ）第１の電源と第２の電源を有し、また第１の
導電型の絶縁ゲート電界効果型トランジスタ（以下ＭＯ
ＳＦＥＴと略す）と第２の導電型のＭＯＳＦＥＴを有す
るゲートアレイ用半導体集積回路において、 ｂ）前段の相補型絶縁ゲート電界効果型インバータ回路
（以下ＣＭＯＳインバータ回路と略す）の出力を次段の
ＣＭＯＳインバータ回路の入力に連続して縦列接続した
構成の複数個のＣＭＯＳインバータ回路群と、 ｃ）ソース電極を第１の電源端子に接続し、ゲート電極
とドレイン電極を互いに接続した第１の導電型の第１の
ＭＯＳＦＥＴと、 ｄ）ソース電極を第２の電源端子に接続し、ゲート電極
とドレイン電極を互いに接続した第２の導電型の第２の
ＭＯＳＦＥＴと、 ｅ）信号電位補正回路からなり、 ｆ）前記複数個のＣＭＯＳインバータ回路群の一方の電
源は前記第１のＭＯＳＦＥＴのドレイン電極から供給さ
れ、他方の電源は前記第２のＭＯＳＦＥＴのドレイン電
極から供給され、 ｇ）前記信号電位補正回路には前記複数個のＣＭＯＳイ
ンバータ回路群の最初の入力信号と最終段の出力信号を
入力したことを特徴とするゲートアレイ用遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208933A JPH0499059A (ja) | 1990-08-07 | 1990-08-07 | ゲートアレイ用遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208933A JPH0499059A (ja) | 1990-08-07 | 1990-08-07 | ゲートアレイ用遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0499059A true JPH0499059A (ja) | 1992-03-31 |
Family
ID=16564538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2208933A Pending JPH0499059A (ja) | 1990-08-07 | 1990-08-07 | ゲートアレイ用遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0499059A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590591A3 (en) * | 1992-09-28 | 1995-03-15 | Texas Instruments Inc | Static RAM memory for gate matrix devices. |
| EP0810668A1 (en) * | 1996-05-30 | 1997-12-03 | Nec Corporation | Silicon on insulator master slice semiconductor integrated circuit |
-
1990
- 1990-08-07 JP JP2208933A patent/JPH0499059A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590591A3 (en) * | 1992-09-28 | 1995-03-15 | Texas Instruments Inc | Static RAM memory for gate matrix devices. |
| EP0810668A1 (en) * | 1996-05-30 | 1997-12-03 | Nec Corporation | Silicon on insulator master slice semiconductor integrated circuit |
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