JPS6159652A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS6159652A JPS6159652A JP59179869A JP17986984A JPS6159652A JP S6159652 A JPS6159652 A JP S6159652A JP 59179869 A JP59179869 A JP 59179869A JP 17986984 A JP17986984 A JP 17986984A JP S6159652 A JPS6159652 A JP S6159652A
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- JP
- Japan
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- circuit
- frequency
- output
- supplied
- oscillation
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は例えばカラービデオカメラシステムにおいて
、クロックとサブキャリアの同期をとるために用いて好
適なＰＬＬ回路に関する。
、クロックとサブキャリアの同期をとるために用いて好
適なＰＬＬ回路に関する。
例えばＰＡＬ方式のカラービデオカメラシステムとして
ＣＣＤ固体撮像素子を用いたものがあるが、このＣＣＤ
固体ｔ＋’３ 像素子用のクロックとカラービデオ信号
のサブキャリアとの開明をとるためＰＬＬ回路が使用さ
れる。
ＣＣＤ固体撮像素子を用いたものがあるが、このＣＣＤ
固体ｔ＋’３ 像素子用のクロックとカラービデオ信号
のサブキャリアとの開明をとるためＰＬＬ回路が使用さ
れる。
第２図はこのＰＬＬ１路の一例で、００）は可変周波数
発振回路で、インバータ（１１） 、抵抗（１２）、水
晶振動子（１３）、コンデンサ（１４） （１５）及
びバリキャップ（１６）で構成される。そして、クロッ
ク周波数ｆ ＩＪの４倍の周波数を発振中心周波数とし
てバリキャップ（１６）に印加される電圧に従って発振
周波数が制御されるものである。
発振回路で、インバータ（１１） 、抵抗（１２）、水
晶振動子（１３）、コンデンサ（１４） （１５）及
びバリキャップ（１６）で構成される。そして、クロッ
ク周波数ｆ ＩＪの４倍の周波数を発振中心周波数とし
てバリキャップ（１６）に印加される電圧に従って発振
周波数が制御されるものである。
（２０）は分周回路も伴ってＩチフプＩＣ化されている
位相比較回路で、］／Ｍ分周回路（２１）と、１／Ｎ分
周回路（２２）と、位相比校器（２３）とで構成されて
いる。そして、可変周波数発振５ （１０１の出力信号
が入力端子（２０ａ）を通じて１／Ｍ分周回路（２Ｉ）
に供給される。
位相比較回路で、］／Ｍ分周回路（２１）と、１／Ｎ分
周回路（２２）と、位相比校器（２３）とで構成されて
いる。そして、可変周波数発振５ （１０１の出力信号
が入力端子（２０ａ）を通じて１／Ｍ分周回路（２Ｉ）
に供給される。
また、ＰＡＬカラービデオ信号のサブキ中リア周波数ｆ
ＳＣの４倍の周波数を発振周波数とする水晶発振′１
５（３０）からの４ｆｓｃの信号が位相比較回路（２０
）の入力端子（２０ｂ ）を通じて１／’Ｎ分周回路（
２２）に供給される。そして、分周回路（２１）の出力
が比較器（２３）の一方の入力端Ａに、分周回路（２２
）の出力が他方の入力端Ｂに、それぞれ供給される。こ
の場合、４ ｆｃｙ ／ Ｍ ＝ ４ ｆ ｓｃ ／
Ｎであるように、Ｍ、Ｎは定められており、比較器（２
３）の再入力信号周波数は等しくされ、この比較器（２
３）よりは両人力信号の位相誤差に応じた出力が得られ
る。そして、この位相誤差出力がローパスフィルタ（４
０）を介して可変周波数発振回路α０）のバリキャップ
（１６）に供給され、その発振信号が水晶発振回路（３
０）の出力信号に対し一定位相関係となるように制御さ
れる。
ＳＣの４倍の周波数を発振周波数とする水晶発振′１
５（３０）からの４ｆｓｃの信号が位相比較回路（２０
）の入力端子（２０ｂ ）を通じて１／’Ｎ分周回路（
２２）に供給される。そして、分周回路（２１）の出力
が比較器（２３）の一方の入力端Ａに、分周回路（２２
）の出力が他方の入力端Ｂに、それぞれ供給される。こ
の場合、４ ｆｃｙ ／ Ｍ ＝ ４ ｆ ｓｃ ／
Ｎであるように、Ｍ、Ｎは定められており、比較器（２
３）の再入力信号周波数は等しくされ、この比較器（２
３）よりは両人力信号の位相誤差に応じた出力が得られ
る。そして、この位相誤差出力がローパスフィルタ（４
０）を介して可変周波数発振回路α０）のバリキャップ
（１６）に供給され、その発振信号が水晶発振回路（３
０）の出力信号に対し一定位相関係となるように制御さ
れる。
この従来のＰＬＬ回路の場合、バリキャップ（１６）は
そのアノードを接地して使用する。したがって、位相比
較回路 （２０）の出力、すなわちローパスフィルタ（
４０）の出力ＶＬの電位が高くなったとき可変周波数発
振回路αωの発振周波数が高くなる。つまり位相比較出
力の変化の方向と可変周波数発振回路αψの発振周波数
の変化の方向は同一である。
そのアノードを接地して使用する。したがって、位相比
較回路 （２０）の出力、すなわちローパスフィルタ（
４０）の出力ＶＬの電位が高くなったとき可変周波数発
振回路αωの発振周波数が高くなる。つまり位相比較出
力の変化の方向と可変周波数発振回路αψの発振周波数
の変化の方向は同一である。
そして、可変周波数発振回路０ωの出力信号は分周回路
（５１）に供給されて、これにり周波数ｆ Ｃ１＋のク
ロックＣＫが得られるとともに水平及び垂直同期信号Ｈ
Ｄ及びＶＤが得られる。
（５１）に供給されて、これにり周波数ｆ Ｃ１＋のク
ロックＣＫが得られるとともに水平及び垂直同期信号Ｈ
Ｄ及びＶＤが得られる。
また、水晶発振器（３０）の出力信号は分周回路（５２
）に供給されて、周波数ｒ ｓｃのサブキャリアＳＣが
これより得られる。
）に供給されて、周波数ｒ ｓｃのサブキャリアＳＣが
これより得られる。
こうして、クロックＣＫとサブキャリアＳＣとの同期が
とられる。
とられる。
ところで、第２図の構成のＰＬＬ回路ではサブキャリア
ＳＣを基準にしてクロックＣＫをこのサブキャリアに同
期させている。ところが、一般に位相比較回路（２０）
の出力は信号リークの影響を受けて、いわゆるジッタと
同様の変動分を有するものとなる。したがって、可変周
波数発振回路α０）の出力信号もその変動分に影響され
、分周回路（５１）からのクロックＣＫにその変動分が
含まれてしまう。このクロックＧＫはＣＯＤ固体撮像素
子からの出力の読み出し用であるため、このようにクロ
ック目付に変動分が含まれるとそれがＣＣＤ撮像出力に
影響を及ぼす欠点がある。
ＳＣを基準にしてクロックＣＫをこのサブキャリアに同
期させている。ところが、一般に位相比較回路（２０）
の出力は信号リークの影響を受けて、いわゆるジッタと
同様の変動分を有するものとなる。したがって、可変周
波数発振回路α０）の出力信号もその変動分に影響され
、分周回路（５１）からのクロックＣＫにその変動分が
含まれてしまう。このクロックＧＫはＣＯＤ固体撮像素
子からの出力の読み出し用であるため、このようにクロ
ック目付に変動分が含まれるとそれがＣＣＤ撮像出力に
影響を及ぼす欠点がある。
そこで、ＰＬＬ回路の構成として、逆にクロックＣＫを
基準としてサブキャリアをこのクロックに位相同期する
ようにすることが考えられる。
基準としてサブキャリアをこのクロックに位相同期する
ようにすることが考えられる。
この場合に、第２図の１チップＩＣである位相比較回路
（２０）を用いるとすれば、２つの入力を同じ周波数で
比較するのであるから、第２図の例と異なり可変周波数
発振回路の出力を一分周回路（２２）を介して比較器（
２３）に、水晶発振回路の出力を一分周回路（２１）を
介して比較器（２３）に、それぞれ供給するようにしな
ければならない。ところが、このように入力を入れ換え
ると、位相比較回路（２０）からの出力の変化の方向と
可変周波数発振回路の発振周波数の変化の方向とが逆に
なってしまって、このままでは使用できず、位相比較回
路と可変周波数発振回路との間に位相反転回路を設けな
ければならない。このため部品数が増加してしまって好
ましくない０位相比較回路として第２図の回路（２０）
とは分周回路（２１） （２２）の挿入位置が逆のも
のを用いれば部品点数の増加はないが、それでは新たな
ＩＣを必要とすることになり、かえって高価となってし
まう欠点がある。
（２０）を用いるとすれば、２つの入力を同じ周波数で
比較するのであるから、第２図の例と異なり可変周波数
発振回路の出力を一分周回路（２２）を介して比較器（
２３）に、水晶発振回路の出力を一分周回路（２１）を
介して比較器（２３）に、それぞれ供給するようにしな
ければならない。ところが、このように入力を入れ換え
ると、位相比較回路（２０）からの出力の変化の方向と
可変周波数発振回路の発振周波数の変化の方向とが逆に
なってしまって、このままでは使用できず、位相比較回
路と可変周波数発振回路との間に位相反転回路を設けな
ければならない。このため部品数が増加してしまって好
ましくない０位相比較回路として第２図の回路（２０）
とは分周回路（２１） （２２）の挿入位置が逆のも
のを用いれば部品点数の増加はないが、それでは新たな
ＩＣを必要とすることになり、かえって高価となってし
まう欠点がある。
この発明は以上の欠点を一掃できるＰＬＬ回路を提供し
ようとするものである。
ようとするものである。
〔問題点を解決するための手段〕
この発明においては、クロックを基準としてサブキャリ
アをＰＬＬ回路でロックするようにするものにおいて、
第２図例の１チップＩＣである位相比較回路（２０）を
用いるものであるが、可変周波数発振回路の周波数可変
用のバリキャップの接続方法を変えるようにする。すな
わち、可変周波数発振回路において、従来、一端が接地
されていたバリキャップを接地せずに電源につり、位相
比較出力は電源電圧との差として印加するようにしたも
のである。
アをＰＬＬ回路でロックするようにするものにおいて、
第２図例の１チップＩＣである位相比較回路（２０）を
用いるものであるが、可変周波数発振回路の周波数可変
用のバリキャップの接続方法を変えるようにする。すな
わち、可変周波数発振回路において、従来、一端が接地
されていたバリキャップを接地せずに電源につり、位相
比較出力は電源電圧との差として印加するようにしたも
のである。
バリキャップに印加される電圧は従来は比較回路（２０
）の出力がそのまま印加されていたのに対し、この発明
では電源電圧と当該比較出力との差が印加されるので、
従来から用いられている１チップＩＣ化されている位相
比較回路を用いてもその比較出力と可変周波数発振回路
の発振周波数の変化の方向が一致することになる。
）の出力がそのまま印加されていたのに対し、この発明
では電源電圧と当該比較出力との差が印加されるので、
従来から用いられている１チップＩＣ化されている位相
比較回路を用いてもその比較出力と可変周波数発振回路
の発振周波数の変化の方向が一致することになる。
第１図はこの発明の一実施例である。同図で、（６０）
は可変周波数発振回路で、その発振中心周波数は４ｆＳ
Ｃとされている。この発振回路（６ｏ）は回路α０）と
同様にインバータ（６１） 、抵抗（６２） 。
は可変周波数発振回路で、その発振中心周波数は４ｆＳ
Ｃとされている。この発振回路（６ｏ）は回路α０）と
同様にインバータ（６１） 、抵抗（６２） 。
水晶振動子（６３） 、コンデンサ（６４） （６５
）及びバリキャンプ（６６）からなっているが、バリキ
ャップ（６６）のカソード側は電源端子（６７）に接続
され、そして、このバリキャップ（６６）のアノードと
コンデンサ（６４）との接続点にローパスフィルタ（４
０）を通じた位相比較回路（２ｏ）の出力■Ｌが供給さ
れる。
）及びバリキャンプ（６６）からなっているが、バリキ
ャップ（６６）のカソード側は電源端子（６７）に接続
され、そして、このバリキャップ（６６）のアノードと
コンデンサ（６４）との接続点にローパスフィルタ（４
０）を通じた位相比較回路（２ｏ）の出力■Ｌが供給さ
れる。
この可変周波数発振回路（６０）の発振出力は位相比較
回路（２０）の入力端子（２０ｂ）を通じ、１／Ｎ分周
回路（２２）を通じ比較器（２３）の他方の入力端子Ｂ
に供給される。
回路（２０）の入力端子（２０ｂ）を通じ、１／Ｎ分周
回路（２２）を通じ比較器（２３）の他方の入力端子Ｂ
に供給される。
また、（７０）は発振周波数が４ｆａｘの水晶発振回路
で、その出力が位相比較回路（２０）の入力端子（２０
ａ）を通じ、１／Ｍ分周回路（２工）を通じて比較器（
２３）の一方の入力端子Ａに供給される。
で、その出力が位相比較回路（２０）の入力端子（２０
ａ）を通じ、１／Ｍ分周回路（２工）を通じて比較器（
２３）の一方の入力端子Ａに供給される。
そして、可変周波数発振回路（６０）の出力信号が分周
回路（８１）に供給されてこれより周波数ｒ ｇｃのサ
ブキャリアＳＣが得られ、また、水晶発振回路（７のの
出力信号が分周回路（８２）に供給されてこれよりクロ
ックＣＫが得られるとともに水平、垂直同期パルスＨＤ
、ＶＤが得られる。すなわち、クロックは固定の水晶発
振回路から得ら・れるから、これをＣＣＤ読み出し用と
しても従来のような欠点は生じない。
回路（８１）に供給されてこれより周波数ｒ ｇｃのサ
ブキャリアＳＣが得られ、また、水晶発振回路（７のの
出力信号が分周回路（８２）に供給されてこれよりクロ
ックＣＫが得られるとともに水平、垂直同期パルスＨＤ
、ＶＤが得られる。すなわち、クロックは固定の水晶発
振回路から得ら・れるから、これをＣＣＤ読み出し用と
しても従来のような欠点は生じない。
可変周波数発振回路の出力信号と水晶発振回路の出力信
号とが位相比較回路（２０）に従来とは逆の入力端子を
１ｆｆｌじて供給されてい・るため、この位相比較回路
（２０）の出力の方向は従来のそれとは逆になるが、可
変周波数発振回路（６０）のバリキャップの一端が電源
に接続され、比較出力が電源電圧とそれとの差としてこ
のバリキャップに供給されるから可変周波数発振回路（
６０）の発振周波数の変化の方向と比較出力の変化の方
向が一致し、従来と同様にして、この場合には、基準信
号をクロックＣＫとして、このクロックＣＫとサブキャ
リアＳＣとの同期がとられる。
号とが位相比較回路（２０）に従来とは逆の入力端子を
１ｆｆｌじて供給されてい・るため、この位相比較回路
（２０）の出力の方向は従来のそれとは逆になるが、可
変周波数発振回路（６０）のバリキャップの一端が電源
に接続され、比較出力が電源電圧とそれとの差としてこ
のバリキャップに供給されるから可変周波数発振回路（
６０）の発振周波数の変化の方向と比較出力の変化の方
向が一致し、従来と同様にして、この場合には、基準信
号をクロックＣＫとして、このクロックＣＫとサブキャ
リアＳＣとの同期がとられる。
この発明によれば、従来から用いられる１チップＩＣ化
されている位相比較回路をそのまま用いることができ、
しかも、位相反転回路を用いることなく、基準信号とこ
れと位相同期する信号とを交替させることができる。し
たがって、部品点数が増加したり、新たなＩＣを作製し
たりしてコスト高となるおそれがない。
されている位相比較回路をそのまま用いることができ、
しかも、位相反転回路を用いることなく、基準信号とこ
れと位相同期する信号とを交替させることができる。し
たがって、部品点数が増加したり、新たなＩＣを作製し
たりしてコスト高となるおそれがない。
第１図はこの発明のＰＬＬ回路の一例の系統図、第２図
は従来のＰＬＬ回路の一例の系統図である。 α０）及び（６０）は可変周波数発振回路、（２０）は
１チップＩＣ化された位相比較回路、（２１）及び（２
２）は分周回路、（１６）及び（６６）はバリキャンプ
、（３０）及び（７０）は水晶発振回路である。 第１図 第２図
は従来のＰＬＬ回路の一例の系統図である。 α０）及び（６０）は可変周波数発振回路、（２０）は
１チップＩＣ化された位相比較回路、（２１）及び（２
２）は分周回路、（１６）及び（６６）はバリキャンプ
、（３０）及び（７０）は水晶発振回路である。 第１図 第２図
Claims (1)
- バリキャップを使用した可変周波数発振回路と、第１の
信号を１／Ｎに分周し、第２の信号を１／Ｍに分周し、
両分周信号の位相比較出力を得る１チップＩＣと、この
ＩＣからの出力の変化の方向と上記可変周波数発振回路
の発振周波数の変化の方向とが逆であるとき、上記バリ
キャップの一端側を電源端子に接続し、上記ＩＣからの
出力は電源電圧との差としてこのバリキャップに印加す
るようにしたＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179869A JPH0716161B2 (ja) | 1984-08-29 | 1984-08-29 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179869A JPH0716161B2 (ja) | 1984-08-29 | 1984-08-29 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159652A true JPS6159652A (ja) | 1986-03-27 |
| JPH0716161B2 JPH0716161B2 (ja) | 1995-02-22 |
Family
ID=16073329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59179869A Expired - Lifetime JPH0716161B2 (ja) | 1984-08-29 | 1984-08-29 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0716161B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01115210U (ja) * | 1988-01-28 | 1989-08-03 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110306A (en) * | 1980-02-05 | 1981-09-01 | Nippon Telegr & Teleph Corp <Ntt> | Voltage control type oscillator for pll frequency synthesizer |
-
1984
- 1984-08-29 JP JP59179869A patent/JPH0716161B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110306A (en) * | 1980-02-05 | 1981-09-01 | Nippon Telegr & Teleph Corp <Ntt> | Voltage control type oscillator for pll frequency synthesizer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01115210U (ja) * | 1988-01-28 | 1989-08-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0716161B2 (ja) | 1995-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |