JPS6160129A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS6160129A JPS6160129A JP18298284A JP18298284A JPS6160129A JP S6160129 A JPS6160129 A JP S6160129A JP 18298284 A JP18298284 A JP 18298284A JP 18298284 A JP18298284 A JP 18298284A JP S6160129 A JPS6160129 A JP S6160129A
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- Japan
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- microinstruction
- control
- output
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装置において使用されるマイクロプ
ログラム制御装置に関し、特に演算制御のだめのマイク
ロ命令の生成方式に関する。
ログラム制御装置に関し、特に演算制御のだめのマイク
ロ命令の生成方式に関する。
（従来の技術）
演算機能を有するマイクロプログラム制御方式によるプ
ロセサでは、演算はマイクロプログラムの制御を受けて
行われるのが一般的である。演算には種々の方式が存在
するが、そのなかで２進の乗算ならびに除耳の処理は一
回の演算で処理されることは少なく、するステップ数の
マイクロプログラムによって処理する方式が広く採用さ
れている。この処理過程を少しでも短縮するために、例
、えば前のマイクロ命令での演算結果により次のマイク
ロ命令では加算または減算を行うといった、一部のハー
ドウェアの働きにより一つのマイクロ命令によって二つ
の別々の演算を実行することができるように構成し、い
ずれか一方の演算を行う方式は公知であった。斯かる方
式ではマイクロ命令の演算制御に係わるビットフィール
ドと演算結果を保持するフラグとを入力して演算制御ロ
ジックが組立てられてきた。
ロセサでは、演算はマイクロプログラムの制御を受けて
行われるのが一般的である。演算には種々の方式が存在
するが、そのなかで２進の乗算ならびに除耳の処理は一
回の演算で処理されることは少なく、するステップ数の
マイクロプログラムによって処理する方式が広く採用さ
れている。この処理過程を少しでも短縮するために、例
、えば前のマイクロ命令での演算結果により次のマイク
ロ命令では加算または減算を行うといった、一部のハー
ドウェアの働きにより一つのマイクロ命令によって二つ
の別々の演算を実行することができるように構成し、い
ずれか一方の演算を行う方式は公知であった。斯かる方
式ではマイクロ命令の演算制御に係わるビットフィール
ドと演算結果を保持するフラグとを入力して演算制御ロ
ジックが組立てられてきた。
（発明が解決しようとする問題点）
したがって、上記フラグに応じて異った演算を行うよう
に制御するために、同一のマイクロ命令をデコードする
必要があった。このため、演算制御ロジックは複雑化し
、マイクロ命令レジスタから演算制御部を通って演算器
に達するまでの論理段数が増加するため、遅延時間の増
加を招くと共に、演算結果を求めた後に次の動作を決定
するたメマイクロプログラムのステップ数の増加を招き
、動作分岐の判断の先取りが困難であるといった問題が
あった。
に制御するために、同一のマイクロ命令をデコードする
必要があった。このため、演算制御ロジックは複雑化し
、マイクロ命令レジスタから演算制御部を通って演算器
に達するまでの論理段数が増加するため、遅延時間の増
加を招くと共に、演算結果を求めた後に次の動作を決定
するたメマイクロプログラムのステップ数の増加を招き
、動作分岐の判断の先取りが困難であるといった問題が
あった。
本発明の目的は、演算器の出力を入力とするロジックア
レイより発生するマイクロ命令と、制御記憶に格納され
ているマイクロ命令とのいずれか一方をマイクロ命令に
よって選択し、マイクロ命令レジスタに取り込むこきが
できるようにして上記欠点を除去し、同一の制御記憶ア
ドレスよ９種類の異なるマイクロ命令を取出すことによ
りマイクロプログラムの設計に柔軟性を与え、マイクロ
プログラムのステップ数を減少させると共に演算結果に
基づくマイクロプログラムの分岐の判断を可能とするよ
うに構成したマイクロプログラム制御装置を提供するこ
とにるる。
レイより発生するマイクロ命令と、制御記憶に格納され
ているマイクロ命令とのいずれか一方をマイクロ命令に
よって選択し、マイクロ命令レジスタに取り込むこきが
できるようにして上記欠点を除去し、同一の制御記憶ア
ドレスよ９種類の異なるマイクロ命令を取出すことによ
りマイクロプログラムの設計に柔軟性を与え、マイクロ
プログラムのステップ数を減少させると共に演算結果に
基づくマイクロプログラムの分岐の判断を可能とするよ
うに構成したマイクロプログラム制御装置を提供するこ
とにるる。
（問題点を解決する丸めの手段〕
本発明によるマイクロプログラム制御装憤は、制御記憶
と、演算器と、ロジックアレイと、マルチプレクサと、
マイクロ命令レジスタとを具備し、マイクロ命令レジス
タの出力によってマルチプレクサを切換えることができ
るように構成したものである。
と、演算器と、ロジックアレイと、マルチプレクサと、
マイクロ命令レジスタとを具備し、マイクロ命令レジス
タの出力によってマルチプレクサを切換えることができ
るように構成したものである。
制御記憶は、マイクロプログラムを格納するためのもの
である。
である。
演算器は、マイクロプログラムによって制御されていて
演算を実行するためのものである。
演算を実行するためのものである。
ロジックアレイは、演算器の出力を入力して論理演算を
実行するためのものでおる。
実行するためのものでおる。
マルチプレクサは、制御記憶の出力の第１の部分とロジ
ックアレイの出力とを入力してマルチプレクサするため
のものである。
ックアレイの出力とを入力してマルチプレクサするため
のものである。
マイクロ命令レジスタは、マルチプレクサの出力と制御
記憶の出力の第１の部分以外の出力とを入力して保持す
るためのものである。
記憶の出力の第１の部分以外の出力とを入力して保持す
るためのものである。
（実施例）
次に、図面を参照して本発明の詳細な説明する。
第１図は、本発明によるマイクロプログラム制御装置の
一実施例を示すブロック図である。第１図において、１
は制御記憶、２は制御アドレス生成回路、ろはマイクロ
命令レジスタ、４はマルチプレクサ、５はロジックアレ
イ、６は演算制御部、７は演算器、８．９はそれぞれ第
】および第２のレジスタファイル、１０．１１はそれぞ
れ第１および第２の汎用レジスタ、１２はセレクタであ
る。
一実施例を示すブロック図である。第１図において、１
は制御記憶、２は制御アドレス生成回路、ろはマイクロ
命令レジスタ、４はマルチプレクサ、５はロジックアレ
イ、６は演算制御部、７は演算器、８．９はそれぞれ第
】および第２のレジスタファイル、１０．１１はそれぞ
れ第１および第２の汎用レジスタ、１２はセレクタであ
る。
第２図は、第１図に示すマイクロプログラム制御装置の
動作を示すタイばングチャートである。
動作を示すタイばングチャートである。
次に、第１図および第２図を参照しながら本発明の詳細
な説明する。第１図において、制御記憶１はマイクロプ
ログラムを格納し、マイクロ命令は種処理制御に使用さ
れる。演算命令には演算制御フィールドがあり、ロジッ
クアレイ５よυ発生されたマイクロ命令は演算制御フィ
ールドに相当し、制御記憶１にも演算制御フィールドに
相当する部分が格納されている。ここで、マイクロ命令
のピットフィールドを第３図に従って説明すると、マイ
クロ命令はマイクロ命令の主動作を決定するための命令
タイプフィールドと、主動作のもとて詳細動作を制御す
る喪めの演算制御フィールドと。
な説明する。第１図において、制御記憶１はマイクロプ
ログラムを格納し、マイクロ命令は種処理制御に使用さ
れる。演算命令には演算制御フィールドがあり、ロジッ
クアレイ５よυ発生されたマイクロ命令は演算制御フィ
ールドに相当し、制御記憶１にも演算制御フィールドに
相当する部分が格納されている。ここで、マイクロ命令
のピットフィールドを第３図に従って説明すると、マイ
クロ命令はマイクロ命令の主動作を決定するための命令
タイプフィールドと、主動作のもとて詳細動作を制御す
る喪めの演算制御フィールドと。
マルチプレクサ４の入力を選択するための切換えビット
ＳＥＬと、その他の処理を制御するための制御フィール
ドＣＮＴと１次の制御アドレスを生成するための次アド
レスフィールドＮＥＸＴ ＡＤＤＲＥＳＳとから構成
されている。演算を行わない命令では、マイクロ命令の
演算制御フィールドは他の制御のためのフィールド、例
えばレジスタ間転送のための制御フィールドとしての意
味を有する。
ＳＥＬと、その他の処理を制御するための制御フィール
ドＣＮＴと１次の制御アドレスを生成するための次アド
レスフィールドＮＥＸＴ ＡＤＤＲＥＳＳとから構成
されている。演算を行わない命令では、マイクロ命令の
演算制御フィールドは他の制御のためのフィールド、例
えばレジスタ間転送のための制御フィールドとしての意
味を有する。
ロジックアレイ５の出力と同一のビット幅を有する制御
記憶１の出力の一部Ｃ８Ｐとロジックアレイ５の出力と
はマルチプレクサ４に入力され、マルチプレクサ４の出
力とＣ８Ｐ以外の制御記憶１からの出力とはマイクロ命
令レジスタ３に入力されてクロックによシ取込まれる。
記憶１の出力の一部Ｃ８Ｐとロジックアレイ５の出力と
はマルチプレクサ４に入力され、マルチプレクサ４の出
力とＣ８Ｐ以外の制御記憶１からの出力とはマイクロ命
令レジスタ３に入力されてクロックによシ取込まれる。
マイクロ命令レジスタ６に取込まれたマイクロ命令は演
算制御部６に入力され、演算制御部６は演算器７および
演算出力を格納するだめのレジスタファイル８゜９を制
御する。
算制御部６に入力され、演算制御部６は演算器７および
演算出力を格納するだめのレジスタファイル８゜９を制
御する。
第１図に示すように演算制御部６に入力されたマイクロ
命令はＣシックアレイ５の出力、またはマイクロ命令Ｃ
８Ｐを取込むマイクロ命令レジスタ乙の出力として得ら
れたものである。これは、マイクロ命令Ｃ８Ｐおよびロ
ジックアレイ５の出力が演算制御フィールドＡＬＵに相
当することを示すものである。
命令はＣシックアレイ５の出力、またはマイクロ命令Ｃ
８Ｐを取込むマイクロ命令レジスタ乙の出力として得ら
れたものである。これは、マイクロ命令Ｃ８Ｐおよびロ
ジックアレイ５の出力が演算制御フィールドＡＬＵに相
当することを示すものである。
以上の条件のもとで、演算時の動作についてさらに詳細
に説明する。
に説明する。
第２図において制御アドレスＡによって７クセスされ、
制御記憶１よυマイクロ命令ａが読出されて出力される
０通常、マルチプレクサ４の切換制御ビットＳＥＬは亀
ＯＩであるので、マルチプレクサ４は制御記憶１の内容
を選択して出力し、クロックによりａの内容がマイクロ
命令レジスタ３へ取込まれて実行される。制御アドレス
生成回路２はマイクロ命令の次アドレスフィールドＮＥ
−ＸＴ ＡＤＤＲＥＳＳより次の制御アドレスＢを生
成し、制御記憶１よシマイクロ命令すを読出して出力す
る。このとき、マイクロ命令レジスタ乙にはａが格納さ
れているので、ＳＥＬフィールドは％Ｏ＃になっている
。したがって、マルチプレクサ４は制御記憶１の出力す
を選択して出力し、マイクロ命令レジスタ３に取込む。
制御記憶１よυマイクロ命令ａが読出されて出力される
０通常、マルチプレクサ４の切換制御ビットＳＥＬは亀
ＯＩであるので、マルチプレクサ４は制御記憶１の内容
を選択して出力し、クロックによりａの内容がマイクロ
命令レジスタ３へ取込まれて実行される。制御アドレス
生成回路２はマイクロ命令の次アドレスフィールドＮＥ
−ＸＴ ＡＤＤＲＥＳＳより次の制御アドレスＢを生
成し、制御記憶１よシマイクロ命令すを読出して出力す
る。このとき、マイクロ命令レジスタ乙にはａが格納さ
れているので、ＳＥＬフィールドは％Ｏ＃になっている
。したがって、マルチプレクサ４は制御記憶１の出力す
を選択して出力し、マイクロ命令レジスタ３に取込む。
ここで、マイクロ命令すが２進の乗算、才たは除算を実
行するマイクロ命令であれば、マルチプレクサ制御ビッ
トＳＥＬは−ＩＩでオシ、マルチプレクサ４はロジック
アレイ５の出力を選択して出力する。マイクロ命令すは
第１の汎用レジスタ１０と第２の汎用レジスタ１１との
間の演算を実行する命令であシ、ロジックアレイ５には
演算出力が入力され、上記演算出力に従って次のマイク
ロ命令で実行されるべき演算制御フィールドのマイクロ
命令Ｃが発生され、マルチプレクサ４に入力される。そ
こで、マルチプレクサ４の出力がマイクロ命令レジスタ
３の入力となる。
行するマイクロ命令であれば、マルチプレクサ制御ビッ
トＳＥＬは−ＩＩでオシ、マルチプレクサ４はロジック
アレイ５の出力を選択して出力する。マイクロ命令すは
第１の汎用レジスタ１０と第２の汎用レジスタ１１との
間の演算を実行する命令であシ、ロジックアレイ５には
演算出力が入力され、上記演算出力に従って次のマイク
ロ命令で実行されるべき演算制御フィールドのマイクロ
命令Ｃが発生され、マルチプレクサ４に入力される。そ
こで、マルチプレクサ４の出力がマイクロ命令レジスタ
３の入力となる。
ここで、マイクロ命令すが乗算を行うマイクロ命令であ
る場合の具体的演算動作について説明しておく。マイク
ロ命令すが第１の汎用レジスタ１０の内容と第２の汎用
レジスタ１１の内容とを加算して得た加算結果と、第２
のレジスタファイル９の内容とを連結して右に１ビツト
だけシフトし、その結果を第２の汎用レジスタ１１と第
２のレジスタファイル９とに格納する命令でおるものと
仮定する。この場合、ロジックアレイ５は上記演算時の
第２のレジスタファイル１９の最下位入力が％ＯＮであ
れば、第２の汎用レジスタ１１の内容と第２のレジスタ
ファイル９の内容とを連結して右に１ビツトだけシフト
し、結果を第２の汎用レジスタ１１と第２のレジスタフ
ァイル９とに格納するためのマイクロ命令を発生する。
る場合の具体的演算動作について説明しておく。マイク
ロ命令すが第１の汎用レジスタ１０の内容と第２の汎用
レジスタ１１の内容とを加算して得た加算結果と、第２
のレジスタファイル９の内容とを連結して右に１ビツト
だけシフトし、その結果を第２の汎用レジスタ１１と第
２のレジスタファイル９とに格納する命令でおるものと
仮定する。この場合、ロジックアレイ５は上記演算時の
第２のレジスタファイル１９の最下位入力が％ＯＮであ
れば、第２の汎用レジスタ１１の内容と第２のレジスタ
ファイル９の内容とを連結して右に１ビツトだけシフト
し、結果を第２の汎用レジスタ１１と第２のレジスタフ
ァイル９とに格納するためのマイクロ命令を発生する。
第２のレジスタファイル９の最下位入力が％ＩＮであれ
ば、第１の汎用レジスタ１０の内容と第２の汎用レジス
タ１１の内容とを加算し、加算結果と第２のレジスタフ
ァイル９の内容とを連結して右に１ビツトだけシフトし
、その結果１第２の汎用レジスタ１１と第２のレジスタ
ファイル９とに格納するためのマイクロ命令を発生する
。以上、乗算プログラムの一つの動作例について説明し
た。
ば、第１の汎用レジスタ１０の内容と第２の汎用レジス
タ１１の内容とを加算し、加算結果と第２のレジスタフ
ァイル９の内容とを連結して右に１ビツトだけシフトし
、その結果１第２の汎用レジスタ１１と第２のレジスタ
ファイル９とに格納するためのマイクロ命令を発生する
。以上、乗算プログラムの一つの動作例について説明し
た。
一方、次アドレスフィールドＮＥＸＴ ＡＤＤ−ＲＥ
ＳＳより制御アドレス生成回路２によって次の制御アド
レスＣが生成され、制御記憶１よりマイクロ命令Ｃが読
出されて演算制御フィールドＡＬＵ以外が入力されるべ
きマイクロ命令レジスタ３に入力される。したがって、
マイクロ命令レジスタ６の演算制御フィールドＡＬＵに
はロジックアレイ５の出力のマイクロ命令Ｃの内容、他
のフィールドには制御記憶１より読出されたマイクロ命
令Ｃの内容が格納されて実行される。マイクロ命令Ｃは
演算出力の結果により生成したものであるため、一つ以
上のマイクロ命令を生成しうろことは明らかである。
ＳＳより制御アドレス生成回路２によって次の制御アド
レスＣが生成され、制御記憶１よりマイクロ命令Ｃが読
出されて演算制御フィールドＡＬＵ以外が入力されるべ
きマイクロ命令レジスタ３に入力される。したがって、
マイクロ命令レジスタ６の演算制御フィールドＡＬＵに
はロジックアレイ５の出力のマイクロ命令Ｃの内容、他
のフィールドには制御記憶１より読出されたマイクロ命
令Ｃの内容が格納されて実行される。マイクロ命令Ｃは
演算出力の結果により生成したものであるため、一つ以
上のマイクロ命令を生成しうろことは明らかである。
他方、アドレスＣに格納された制御記憶１のマイクロ命
令Ｃの演算制御フィールドＡＬＵを使用して演算するこ
とも当然可能である。第２図において、マイクロ命令ｄ
がマイクロ命令レジスタ乙に取込まれると、マイクロ命
令ｄのＳＥＬビット＆−！’０＃であり、マイクロ命令
ｄの次アドレスフィールドＮＥＸＴ ＡＤＤＲＥＳＳ
により制御アドレス生成回路２によって制御アドレスＣ
が生成され、制御アドレスＣによってアクセスされた制
御記憶１よりマイクロ命令Ｃが読出される。このとき５
ＥＬ＝％ Ｏ＃であるので、マルチプレクサ４は制御記
憶１の出力を選択して出力し、マイクロ命令レジスタ乙
に格納しておき実行する。
令Ｃの演算制御フィールドＡＬＵを使用して演算するこ
とも当然可能である。第２図において、マイクロ命令ｄ
がマイクロ命令レジスタ乙に取込まれると、マイクロ命
令ｄのＳＥＬビット＆−！’０＃であり、マイクロ命令
ｄの次アドレスフィールドＮＥＸＴ ＡＤＤＲＥＳＳ
により制御アドレス生成回路２によって制御アドレスＣ
が生成され、制御アドレスＣによってアクセスされた制
御記憶１よりマイクロ命令Ｃが読出される。このとき５
ＥＬ＝％ Ｏ＃であるので、マルチプレクサ４は制御記
憶１の出力を選択して出力し、マイクロ命令レジスタ乙
に格納しておき実行する。
本実施例では乗算と除算とについて説明したが、マイク
ロ命令の種類が上記演算に制限されることを示すもので
はなく、演算結果をもとに次のマイクロ命令が決定され
る場合であれば、どのような場合にも応用できることは
いうまでもない。
ロ命令の種類が上記演算に制限されることを示すもので
はなく、演算結果をもとに次のマイクロ命令が決定され
る場合であれば、どのような場合にも応用できることは
いうまでもない。
（発明の効果）
本発明は以上説明したように、アドレスＣのマイクロ命
令として制御記憶へ格納されたマイクロ命令Ｃ以外に、
演算出力を入力するロジックアレイよりマイクロ命令を
得ることによって一つのアドレスに一つ以上のマイクロ
命令を格納することができるようにし、演算結果を求め
ると同時に演算結果を条件とするマイクロ命令の分岐の
判定を可能ならしめることによって、分岐を先取りする
と共にマイクロプログラムのステップ数を削減し、演算
制御部の論理の単純化するほか、論理段数の削減のみに
限らずマイクロプログラム設計に柔軟性を与えるという
広い範囲の効果がある。
令として制御記憶へ格納されたマイクロ命令Ｃ以外に、
演算出力を入力するロジックアレイよりマイクロ命令を
得ることによって一つのアドレスに一つ以上のマイクロ
命令を格納することができるようにし、演算結果を求め
ると同時に演算結果を条件とするマイクロ命令の分岐の
判定を可能ならしめることによって、分岐を先取りする
と共にマイクロプログラムのステップ数を削減し、演算
制御部の論理の単純化するほか、論理段数の削減のみに
限らずマイクロプログラム設計に柔軟性を与えるという
広い範囲の効果がある。
第１図は、本発明によるマイクロプログラム制御装置の
一実施例を示すブロック図である。 第２図は、第１図に示すマイクロプログラム制御製電の
動作を示すタイずングチャートである。 第３図は、本発明において使用されるマイクロ命令のフ
ィールド構成を示す図である。 １・・・制御記憶 ２争・・制御アドレス生成回路 ３・・・マイクロ命令レジスタ ４・・・マルチプレクサ ５・・・ロジックアレイ ６・・・演算制御部 ７・・・演算器 ８．９・・拳レジスタファイル １０．１１・−・汎用レジスタ １２・・・セレクタ ＯＰ・・・命令タイプフィールド ＡＬＵ・・・演算制御フィールド ＳＥＬ・φ・マルチプレクサ制御ビットＣＮＴ・・・プ
ロセッサの制御フィールドＮＥＸＴ ＡＤＤＲＥＳＳ
・・・次アドレスフィールド
一実施例を示すブロック図である。 第２図は、第１図に示すマイクロプログラム制御製電の
動作を示すタイずングチャートである。 第３図は、本発明において使用されるマイクロ命令のフ
ィールド構成を示す図である。 １・・・制御記憶 ２争・・制御アドレス生成回路 ３・・・マイクロ命令レジスタ ４・・・マルチプレクサ ５・・・ロジックアレイ ６・・・演算制御部 ７・・・演算器 ８．９・・拳レジスタファイル １０．１１・−・汎用レジスタ １２・・・セレクタ ＯＰ・・・命令タイプフィールド ＡＬＵ・・・演算制御フィールド ＳＥＬ・φ・マルチプレクサ制御ビットＣＮＴ・・・プ
ロセッサの制御フィールドＮＥＸＴ ＡＤＤＲＥＳＳ
・・・次アドレスフィールド
Claims (1)
- マイクロプログラムを格納するための制御記憶と、前記
マイクロプログラムによつて制御されていて演算を実行
するための演算器と、前記演算器の出力を入力して論理
演算を実行するためのロジックアレイと、前記制御記憶
の出力の第１の部分と前記ロジックアレイの出力とを入
力してマルチプレクスするためのマルチプレクサと、前
記マルチプレクサの出力と前記制御記憶の出力の前記第
１の部分以外の出力とを入力して保持するためのマイク
ロ命令レジスタとを具備し、前記マイクロ命令レジスタ
の出力によつて前記マルチプレクサを切換えることがで
きるように構成したことを特徴とするマイクロプログラ
ム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18298284A JPS6160129A (ja) | 1984-08-31 | 1984-08-31 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18298284A JPS6160129A (ja) | 1984-08-31 | 1984-08-31 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6160129A true JPS6160129A (ja) | 1986-03-27 |
| JPH03654B2 JPH03654B2 (ja) | 1991-01-08 |
Family
ID=16127692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18298284A Granted JPS6160129A (ja) | 1984-08-31 | 1984-08-31 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6160129A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54102842A (en) * | 1978-01-30 | 1979-08-13 | Hitachi Ltd | Microprogram control system |
| JPS5533238A (en) * | 1978-08-30 | 1980-03-08 | Toshiba Corp | Microprogrm control system |
| JPS57169853A (en) * | 1981-04-10 | 1982-10-19 | Toshiba Corp | Arithmetic controlling system |
| JPS58200349A (ja) * | 1982-05-14 | 1983-11-21 | Nec Corp | マイクロプログラム制御装置 |
-
1984
- 1984-08-31 JP JP18298284A patent/JPS6160129A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54102842A (en) * | 1978-01-30 | 1979-08-13 | Hitachi Ltd | Microprogram control system |
| JPS5533238A (en) * | 1978-08-30 | 1980-03-08 | Toshiba Corp | Microprogrm control system |
| JPS57169853A (en) * | 1981-04-10 | 1982-10-19 | Toshiba Corp | Arithmetic controlling system |
| JPS58200349A (ja) * | 1982-05-14 | 1983-11-21 | Nec Corp | マイクロプログラム制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03654B2 (ja) | 1991-01-08 |
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